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请教关于用FPGA实现锁相环的鉴相部分 |
| 作者：cathy_lee 栏目：EDA技术 |
哪位高手能帮忙看看这个程序有啥问题，为啥前仿真做不出来哩。要用FPGA实现锁相环的鉴相部分，我想先做一个计数器，第一个信号上升沿时开始计数，第二个信号上升沿时停止技术，得到的周期数乘以时钟周期就是相差了。这个程序实现的是计数部分。 MODULE counter(clk,clr,gpsfre,vcofre,n); input gpsfre,vcofre,clr,clk; OUTPUT n; reg[100:0] q,n; always @(posedge clk) begin if(clr) q<=0; else if((gpsfre==1)&&(vcofre==0)) begin q<=q+1; n<=q; end else if((gpsfre==0)&&(vcofre==1)) begin q<=q+1; n<=q; end else q<=0; end endMODULE |
| 2楼： | >>参与讨论 |
| 作者： 吴明诗 于 2006/4/28 22:11:00 发布：
感觉挺乱的，你能不能把信号说明一下 |
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| 3楼： | >>参与讨论 |
| 作者： arenaC 于 2006/4/30 16:42:00 发布：
gpsfre和vcofre 你的gpsfre和vcofre是不是参考和本振取沿后的信号，如果不是，肯定有问题 |
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| 4楼： | >>参与讨论 |
| 作者： as_ben 于 2006/5/8 14:46:00 发布：
我也在做这个,用FPGA实现鉴相与锁相. 我也在做这个,用FPGA实现鉴相与锁相.但不同的是我只需要对二者的相位差计数就好了,然后控制一个I2C的函数发生器的输出频率. |
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| 5楼： | >>参与讨论 |
| 作者： cgffpga 于 2006/5/8 16:29:00 发布：
忍不住想说 忍不住想说: 中间那两个else if语句完全可以用个异或逻辑来取代(虽然聪明的综合器可能会优化成这样).
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| 6楼： | >>参与讨论 |
| 作者： cgffpga 于 2006/5/8 16:32:00 发布：
上图鉴相超前,滞后 |
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