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众多硬件描述语言，你使用哪一种，该选用哪一种？ |
| 作者：yorktang 栏目：EDA技术 |
众多硬件描述语言，你使用哪一种，该选用哪一种？ 在最近的一个项目中，打算把电路中的一些零碎东西用一个GAL器件来集成，在向代理商寻价的过程中，对方向我推荐了LATTICE的一款廉价CPLD，二者价差不大，考虑到价格的确不错，而且LATTICE也是早期专业做PLD的厂家之一，当然还有CPLD的前景，于是我接受了它，并开始熟悉它的开发环境，由于我要做的是一个很简单的东西，所以用原理图输入方式很快搞定，现在，我认为非常有必要掌握一种HDL语言，经过查询，目前的HDL语言种类繁多，使我有些忙然，不知到该学哪种好？ 1、ABLE语言，以前在学校简单学过，在搞GAL时也用它做过简单的应用，但那是很久以前的事，如今已经忘得差不多了，在我的记意中，它好象比较简单，也容易掌握，但据我看好象不是很流行，不知是何原因？ 2、VHDL语言，应该是目前使用者最多的HDL吧？也是最早被制订为标准的硬件描述语言。但不知它特点是什么？主要适合于什么样的应用？ 3、Verilog HDL，据说是第二个被制订为标准的硬件描述语言，与VHDL相比有后来居上的势态，谁能说说它的特点及应用场合？ 以上三种HDL在LATTICE的开发环境下都被支持； 不知ALTERA、XILINX等公司的开发环境支持哪些HDL语言？还有如AHDL、Superlog、SystemC、Cynlib C++、C Level等等，不知它们的情况怎样？ 恳请大家谈谈自己的看法,也许就是你的一句话，让一位甚至很多刚刚进入PLD领域的工程师少走不少弯路！ * - 本贴最后修改时间：2005-6-18 12:00:47 修改者：yorktang |
| 2楼： | >>参与讨论 |
| 作者： 汽车电子 于 2005/6/18 3:31:00 发布：
如果不是专业搞CPLD/FPGA，建议用Verilog和原理图结合 |
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| 3楼： | >>参与讨论 |
| 作者： yorktang 于 2005/6/18 12:15:00 发布：
想知其所以然！ 感谢楼上的回复！ 希望能多一些意见，不仅告诉了要知其然，最好能让知其所以然,为什么要用Verilog和原理图结合，而不是VHDL、ABEL、AHDL等等其它语言与原理图结合，这里面必定有它的道理，也就涉及到各自的特点及适用场合。 * - 本贴最后修改时间：2005-6-18 12:17:05 修改者：yorktang |
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| 4楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/6/18 12:36:00 发布：
汽车电子 ,不同意你的观点。 verlog在世界范围内的应用者要超过vhdl.你是想说abel吧。 |
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| 5楼： | >>参与讨论 |
| 作者： yorktang 于 2005/6/18 13:07:00 发布：
请大家谈谈自己所用的开发环境，它支持哪些HDL？ 目前使用LATTICE的ispLever V4.2版本的开发环境，个人感觉这软件太过庞大了，完全安装后占硬盘近3G的空间，选择安装也有2G的空间，用起来还不错。不过在使用原理图输入时，无法直接了解原理图库中各个元器件的功能，在调用不常见的元器件时，用户怎么能清楚知道每个管脚的定义呢，举例说2输入与门，大家一看就知道在一边的两脚为输入I1、I2，另一边的O为输出，而且O=I1&I2，不容易搞混;但是它是通过什么来完成该功能呢，我猜里面肯定有一个用HDL描述的模块功能，但是描述该功能模块的源HDL文件用户却看不到它，除非这个模块是自己写的。也许是我还没找到方法，希望是这样。 较模糊的记得，MAX+PLUS2R中能够看到原理图库中每个元件的HDL文件，这样用户不太清楚的管脚即可通过查看该HDL文件来进行了解。 希望大家能说说自己所用的开发环境，它有什么特点，以让大家选择一个好的开发工具。 |
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| 6楼： | >>参与讨论 |
| 作者： yorktang 于 2005/6/18 13:24:00 发布：
吴明诗，你是用的ALTERA的吧！ 吴明诗，你是用的ALTERA的吧！ 如果你有时间，能否谈谈关于ALTERA的开发环境的情况？ 你在上面提到： verlog在世界范围内的应用者要超过vhdl.你是想说abel吧。 希望能多一些你的观点； 据我猜想，在中国，VHDL应该是使用者最多的吧，一些人提到，VHDL较难掌握，语法复杂，适合于特大型数字系统设计，而verlog较易上手，使用灵活，对较大型及一般数字系统设计较适合，而ABLE等只适合于较初级及一般的应用。 而且从开发环境的支持情况来看，VHDL与verlog被绝大部分开发环境所支持，而ABLE、AHDL等则不然。 在此抛砖引玉，希望大家能多谈谈自己的体会。 |
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| 7楼： | >>参与讨论 |
| 作者： hy21ic 于 2005/6/18 22:18:00 发布：
支持使用verilog 我一直使用verilog 个人感觉，对于新手，还是使用verilog上手快一些 毕竟，它和C语言还是很接近的 网上使用verilog的资源并不比VHDL少 |
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| 8楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/6/19 9:43:00 发布：
瞎说说 我目前使用的是ALTERA，因为手头的元件主要是ALTERA.另外就是ALTERA公司的软件仿真比较简单（比较懒）。其实要不是这两点的话，我还是喜欢ｘｉｌｉｎｘ的ｉｓｅ，感觉ｑｕａｒｔｕｓ对时钟信号的处理不如ｉｓｅ．其他方面目前感到没什么。 |
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| 9楼： | >>参与讨论 |
| 作者： xlongman 于 2005/6/20 10:18:00 发布：
VHDL在国内应用比较广，而且资料比较丰富！ |
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| 10楼： | >>参与讨论 |
| 作者： yorktang 于 2005/6/21 23:11:00 发布：
感谢大家捧场！我来个简要总结，谢谢！ 这段时间本人已通过网络有了初步的了解，目前使用最为广泛的HDL应数VHDL与Verilog HDL，很多的开发工具都支持它们，对于大多数HDL初学者来说，也就是在这两种之间做一个较合理的选择； 下面简单把它们做一对比，欢迎大家指教！ 1、资源情况比较：VHDL的可用资源多，Verilog HDL 的可用资源少； 2、语法特点：VHDL偏向汇编，Verilog HDL偏向C语言； 3、易学性：VHDL较难掌握，Verilog HDL相对容易掌握； 4、适用场合：Verilog HDL较为适合算法级、寄存器传输级、门级设计，而VHDL更为适合特大型的系统级设计； 总结，对于一般的应用来说，较适合采用类似于C的Verilog HDL，不必花太多的时间去掌握较难的VHDL，牛刀杀鸡虽可成事，但效率却不一定高，对于高级复杂的应用来说，则最好多花点时间去打造一把称心如意VHDL的牛刀啦！ |
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| 11楼： | >>参与讨论 |
| 作者： lchsh 于 2005/6/22 18:23:00 发布：
总结得不错！ |
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| 12楼： | >>参与讨论 |
| 作者： wellic 于 2005/6/22 22:16:00 发布：
以前学的是VHDL，接着... 以前学的是VHDL，接着听说她不好学 有改了VERILOG 没办法只要到图书关借书大都是VHDL的 不的不改 哀，我太没主见，也太没耐性 不过还是想知道：以后从事这方面改从哪个入手， 前辈们多批评啊 |
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| 13楼： | >>参与讨论 |
| 作者： aimoie 于 2005/6/23 9:15:00 发布：
扯蛋 现在Verilog的使用比VHDL广泛是毫无疑问的！ |
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| 14楼： | >>参与讨论 |
| 作者： pythonlong 于 2005/6/23 12:27:00 发布：
^_^,RTL偶用verilog+systemverilog,系统偶用systemc验证 ^_^,RTL偶用verilog+systemverilog,系统偶用systemc验证 |
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| 15楼： | >>参与讨论 |
| 作者： guoyongfei 于 2005/6/23 21:02:00 发布：
k VHDL |
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| 16楼： | >>参与讨论 |
| 作者： tuo176 于 2005/6/24 9:01:00 发布：
我用的是VERILOG！ 感觉verilog跟c语言比较想，学起来简单点！ |
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| 17楼： | >>参与讨论 |
| 作者： benedicte 于 2005/6/25 19:34:00 发布：
都可以 VHDL较为严谨,而Verilog语法上就宽松得多,VHDL在国内和欧洲使用的多,Verilog在 美国和日本应用广泛.因此在国内VHDL的资料更较丰富,但如想搞集成电路设计就必须学Verilog.另外,LATTICE的ispLever V4.2版本中LATTICE的许多5,6千的CPLD是不支持Verilog和图形混合输入的,因此,建议使用VHDL. |
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| 18楼： | >>参与讨论 |
| 作者： 40213 于 2005/6/25 20:57:00 发布：
可能的话最好两种都学 既然两种语言适用范围有所不同，所以最好两种都学。 |
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| 19楼： | >>参与讨论 |
| 作者： sgz800 于 2005/6/25 22:08:00 发布：
我用的是VHDL 我怎能么觉得好像VHDL好学多了，不过我现在只用他做一些简单和设计反而我更关心他怀其他元件的接口问题，不知我是否走歪路了 |
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| 20楼： | >>参与讨论 |
| 作者： mengz 于 2005/6/25 23:16:00 发布：
我一直用VHDL 我一直用VHDL，因为学的时候身边的师兄都用VHDL。 Verilog我也简单学过，我觉得差不太多。 要是喜欢C的风格，可以考虑SystemC，但国内还很少用。 |
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| 21楼： | >>参与讨论 |
| 作者： yu0714 于 2005/6/26 19:59:00 发布：
:) 我用的也是VHDL,感觉不是很难.Verilog上手很快,特别是对于学过C语言的人. |
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| 22楼： | >>参与讨论 |
| 作者： wodwydwy 于 2005/6/27 8:05:00 发布：
新手上路 学习ING！ |
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| 23楼： | >>参与讨论 |
| 作者： wxz008 于 2005/7/5 12:10:00 发布：
我正在学VERILOG HDL 没有任何经验 转过来的 一头雾水啊 很想做集成电路开发 朋友们给点建议吧 还要多学点什么知识啊 |
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| 24楼： | >>参与讨论 |
| 作者： samsong 于 2005/7/5 13:43:00 发布：
我觉得用什么都一样，只要顺手就可以 我一直使用VHDL |
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| 25楼： | >>参与讨论 |
| 作者： xinc 于 2005/7/5 15:42:00 发布：
选什么语言不重要。 选什么语言不重要，重要的是学习的恒心，其实两种语言都容易掌握，不必要摇摆不定。任何语言都有其优点和缺点，关键是我们掌握把一门掌握扎实，发挥其优点。 |
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| 26楼： | >>参与讨论 |
| 作者： xinc 于 2005/7/5 15:44:00 发布：
选什么语言不重要。 关键是恒心。 |
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| 27楼： | >>参与讨论 |
| 作者： sz_fish 于 2005/7/5 16:50:00 发布：
关于硬件描述语言 我三年前看到一份会议纪要，其中有近二十多家业界巨头讨论此事： 其中某总裁说，对于他们公司，VHDL以为着4亿美金的错误！ 可惜我已记不得具体公司人名了，原文在中兴通讯公司内网（3年前）应能找到。 目前现状： * 香港地区以VHDL为主，大陆地区以verilog为主，主要EDA厂商则两种都支持。 * VHDL在系统级描述上优于Verilog，但Verilog更容易入门上手，而且最关键的是后者民间免费支持资源极多。 * 对于模拟电路，spice描述语言仍是标准， Verilog－A 也许是将来方向。 我自己最初是学VHDL的，后来改用Verilog，现在前者已经基本忘完了。我个人建议新人优先用Verilog； 我本有很多论据，由于时间宝贵，我不再多说了。 －－－－－－－－－－－－－－－－－－ 清诗健笔何足数， 逍遥齐物追庄周！ －－－－－－－－－－－－－－－－－-- |
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| 28楼： | >>参与讨论 |
| 作者： j_leibnize 于 2005/7/5 17:03:00 发布：
VHDL 我认为先学习VHDL比较好，因为他相对而言语法还是比较严谨的，我现在在看一本书，差不多看了一半，觉得受益匪浅，然后再学习Verilog HDL，这样就会应用自如，个人意见，仅供参考！ 谢谢大家 ！ |
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| 29楼： | >>参与讨论 |
| 作者： jacksun07 于 2005/7/7 22:14:00 发布：
建议两者都学！ 这两种语言个有有缺点，我觉得关键是看你手头的资源和你目前工作所需，如果客户指定那一门语言，那你也美办法改变！ 如果你身边的人都在用VHDL语言，而你却用VeryLoge，你怎么向他们请教？ 是在一点！ |
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| 30楼： | >>参与讨论 |
| 作者： kosly 于 2005/7/8 16:51:00 发布：
两个都可以，只是适用范围稍有有不同！ 同意benedicte的观点，，说的很比较详细，， 我现在是用vhdl，目前绝大多数高校，也是以vhdl为教学基础的，， 还是它结构严谨，相对与verilog来说，更容易调试和检查系统，，， |
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| 31楼： | >>参与讨论 |
| 作者： hpiclab 于 2005/7/8 19:07:00 发布：
都差不多 现在我用verilog，但如果需要用vhdl，也会去学去用。 无所谓那种吧，如果是写可综合得电路，也就那么几个关键字。 |
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| 32楼： | >>参与讨论 |
| 作者： edafpga 于 2005/7/9 13:41:00 发布：
我来说几句 不管是哪一种语言,都有其优点和缺点，这要看你需要那一种，那一种更方便了，不需要学的最好，用的顺手最好！！ |
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| 33楼： | >>参与讨论 |
| 作者： chenfangha 于 2005/7/10 11:46:00 发布：
re 我用VHDL |
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| 34楼： | >>参与讨论 |
| 作者： skillert 于 2005/7/11 18:51:00 发布：
支持verilog |
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| 35楼： | >>参与讨论 |
| 作者： 猪一样理想 于 2005/7/12 21:33:00 发布：
vhdl vhdl |
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| 36楼： | >>参与讨论 |
| 作者： qjy_dali 于 2005/7/13 20:54:00 发布：
我先用VHDL 所以，从以前的精力投入来说，我也就认了，不换了。也不是好不好的问题，能实现就行了 |
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| 37楼： | >>参与讨论 |
| 作者： wuyibang 于 2005/7/14 17:56:00 发布：
我用的是VHDL，不过好像Verilog比较容易入门一点。 |
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| 38楼： | >>参与讨论 |
| 作者： lovelytp 于 2005/7/16 18:36:00 发布：
多谢大家 大家谈的如此热闹. 对于我这个菜菜来说,看到最后终于明白了些大家说的是什么? 我会在学习的时候,多考虑大家的评论的 |
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| 39楼： | >>参与讨论 |
| 作者： greenshark 于 2005/7/16 20:34:00 发布：
支持verilog |
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| 40楼： | >>参与讨论 |
| 作者： liuhao2005 于 2005/7/18 10:51:00 发布：
不同意你的 总结 yorktang ： 这段时间本人已通过网络有了初步的了解，目前使用最为广泛的HDL应数VHDL与Verilog HDL，很多的开发工具都支持它们，对于大多数HDL初学者来说，也就是在这两种之间做一个较合理的选择； 下面简单把它们做一对比，欢迎大家指教！ 1、资源情况比较：VHDL的可用资源多，Verilog HDL 的可用资源少； 2、语法特点：VHDL偏向汇编，Verilog HDL偏向C语言； 3、易学性：VHDL较难掌握，Verilog HDL相对容易掌握； 4、适用场合：Verilog HDL较为适合算法级、寄存器传输级、门级设计，而VHDL更为适合特大型的系统级设计； 总结，对于一般的应用来说，较适合采用类似于C的Verilog HDL，不必花太多的时间去掌握较难的VHDL，牛刀杀鸡虽可成事，但效率却不一定高，对于高级复杂的应用来说，则最好多花点时间去打造一把称心如意VHDL的牛刀啦！ 对于1 在国内只是vhdl的教材多一些 对于2 “VHDL偏向汇编”，这句话不知是谁说的，我不太明白，感觉没关系，只是语法严谨而已。 对于3 VHDL较难掌握， 这可能是普遍的观点，可能我是先学ahdl，再学vhdl的，感觉，vhdl结构清晰明了，个人觉得并不难学，只是代码比verilog要长 |
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| 41楼： | >>参与讨论 |
| 作者： 厉炜 于 2005/7/18 17:27:00 发布：
我也用VHDL语言 我也觉得VHDL好学.比C语言简单.我用它处理过复杂的计算,处理过单片机与CPLD通信(并行),VHDL应该是一个很好用的软件.我建议用VHDL. |
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| 42楼： | >>参与讨论 |
| 作者： 繁洪 于 2005/7/23 10:56:00 发布：
VHDL与Verilog 学校里一般用VHDL教学，社会上一些企业，尤其是小企业一般用Verilog。 |
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| 43楼： | >>参与讨论 |
| 作者： n3207 于 2005/7/23 15:15:00 发布：
呵呵，也凑个热闹 现在水平越差了，新东西越来越多，自己接触到的越来越少了 公司里verilog用的多些，原因没有别的，就是为了将来转asic方便 以前也用VHDL 至今两种语言只是知道最简单的语法，复杂的还不是很清楚呢，时不时的也要翻书看看，好在没有去面试，否则就被踢了 |
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| 44楼： | >>参与讨论 |
| 作者： xjg1111 于 2005/7/23 15:18:00 发布：
学了没多久，现在又忘得差不多了！ 做手机挺没意思的！！ |
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| 45楼： | >>参与讨论 |
| 作者： 2_1_I_C 于 2005/7/24 19:02:00 发布：
学无止境 |
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| 46楼： | >>参与讨论 |
| 作者： 冰凌_CPU 于 2005/7/25 21:18:00 发布：
支持Verilog Verilog是发展趋势,国外工程师有65%用的是它,语法更灵活,易掌握.再就是SYSTEM C,软硬结合的语言,它的应用也将越来越广泛. |
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| 47楼： | >>参与讨论 |
| 作者： zhou63216 于 2005/7/27 10:55:00 发布：
个人感觉应该学习Verilog 偶尔路过这里，首先声明我没有用过FPGA或CPLD。但这并不影响我发表我的看法。我认为，作为工程师应该掌握那些可以提高开发效率的工具，而不要妄自推论那种语言更专业。请问，汇编和C哪个专业，回答是哪一个都专业。关键是C能提高开发效率，因此要推广C.同理，Verilog可以提高开发FPGA或CPLD的工作效率（更接近C语言，也就是更接近自然语言），毫无疑问，我们应该学习Verilog，如果Verilog目前还不太专业，请大家放心，Verilog的开发者会不断完善她的。 |
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| 48楼： | >>参与讨论 |
| 作者： 剑寒情暖 于 2005/8/10 14:44:00 发布：
感觉verilog好一点吧，不过看过一个投票，还是用VHDL的多一些 |
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| 49楼： | >>参与讨论 |
| 作者： 剑寒情暖 于 2005/8/11 15:09:00 发布：
呵呵，我在专题与交流板块发起了一个投票，大家去投一下票吧 |
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| 50楼： | >>参与讨论 |
| 作者： 孑孓 于 2005/8/11 15:24:00 发布：
VHDL象DELPHI。。。呵呵。 |
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| 51楼： | >>参与讨论 |
| 作者： peacewu 于 2005/8/11 21:16:00 发布：
根据公司需要选择 两种语言我都用过，在IC设计公司我用Verilog，在通信设备公司我用VHDL. 只要精通了一种，另一种很容易掌握，只是写法不同而已。 硬件描述语言的核心是设计思想，从系统结构到基础模块的设计，而并不是描述的语言。 |
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| 52楼： | >>参与讨论 |
| 作者： dm641 于 2005/8/12 9:46:00 发布：
VERILOG！类C语言 |
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| 53楼： | >>参与讨论 |
| 作者： armbasic 于 2005/9/3 8:34:00 发布：
我目前使用的是ALTERA , 学习 AHDL |
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| 54楼： | >>参与讨论 |
| 作者： DC_huang 于 2005/9/7 11:06:00 发布：
国人所谓多人用VHDL的原因.而业内却使用Verilog多. 国人所谓多人用VHDL的原因.由于有一批40-50之间的教授以前从国外回来所指导的国内学生所导致的.市面上有部分书还是这些人写的.因为他写的都是VHDL,学生也学以于用.结果就生产成大家所看到的国内人偏用VHDL为多. 而在实际设计中,由于中国台湾,和国外公司近些进驱国内,成立的一些芯片设计公司中,却很多就是使用Verilog多.如果你是内业人就会知道这一点.还有就,这些公司中,都会要求设计工程会用Verilog来设计,以配合整体的团队.当然由于行业的使用较多的原因,包括现在的一EDA设计部门或公司也将导致Verilog使用的内来人事增多的原因. 现在有很学过VHDL的同事也转为使Verilog了,这是一个现实的情况.无他,只因工作上在需要. 所以,请不要以书店上的书的多少来看国内的市场...,真正在使用的还是实际行业情况.... 深圳-DC |
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| 55楼： | >>参与讨论 |
| 作者： DC_huang 于 2005/9/7 11:19:00 发布：
学那种语言并不是最重要的! 学那种语言并不是最重要的! 重要的是你个人对设计整体的逻辑思维能力和时序问题!而语言只是个工具,所以着重在对设计的整体思考上.不管VHDL也好还VOG也好. 深圳-DC |
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| 56楼： | >>参与讨论 |
| 作者： corolla 于 2005/9/8 18:04:00 发布：
ok thanks |
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| 57楼： | >>参与讨论 |
| 作者： starke 于 2005/9/13 12:24:00 发布：
说的好啊，，，，，，，， |
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| 58楼： | >>参与讨论 |
| 作者： y.sun 于 2005/9/13 21:45:00 发布：
两种都学好 其中一种学通了以后，再学另一种就容易多了，verilog似c，好学些，vhdl资料比较多，ahdl由于ALTERA的大力推广，在国内用的也很多 |
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| 59楼： | >>参与讨论 |
| 作者： z_ming009 于 2005/9/14 15:06:00 发布：
我也想学Verilog |
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| 60楼： | >>参与讨论 |
| 作者： chengj 于 2005/9/15 16:19:00 发布：
先学一种 我现在在学VHDL，打算熟了再过度到Verilog，听说这样很快；另VHDL只能实现门级，而Verilog HDL可以实现电路级的，这才是关键所在，好不好学那倒是仁者见仁........的事,就像汇编和C，很多人说C好学，可我却觉得汇编好学。 |
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| 61楼： | >>参与讨论 |
| 作者： dengzhenli 于 2006/3/20 17:46:00 发布：
我现在学的就是VHDL语言 也不知道到底怎么样？ 到底有些什么不同呢？ |
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| 62楼： | >>参与讨论 |
| 作者： smic_yu 于 2006/3/20 19:12:00 发布：
我是新手，我刚学VHDL，以后多指教 我是新手，我刚学VHDL，以后多指教 谢谢！ |
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| 63楼： | >>参与讨论 |
| 作者： pengliang 于 2006/3/25 15:31:00 发布：
verilog容易上手 |
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| 64楼： | >>参与讨论 |
| 作者： dellric 于 2006/4/4 20:52:00 发布：
我用AHDL，但照样写出了一个MCU，16位的 其实AHDL才是最好学的，我的研究组最快的人学习用了1个半小时就能参与设计了 |
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| 65楼： | >>参与讨论 |
| 作者： doreen105 于 2006/4/24 20:54:00 发布：
verilog 第一种没用过，二三都学过，其实考虑到综合的话，我觉得二者是差不多的，但是如果用测试的话，verilog可读性强，更像Ｃ |
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| 66楼： | >>参与讨论 |
| 作者： 余雨 于 2006/5/27 15:08:00 发布：
VHDL语言 当然使用VHDL语言 |
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| 67楼： | >>参与讨论 |
| 作者： hawkdtw 于 2006/5/29 11:01:00 发布：
Verilog和VHDL任何一个搞精了，就非常不容易。 |
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| 68楼： | >>参与讨论 |
| 作者： 陈双君 于 2006/6/7 11:40:00 发布：
VHDL还是可以的。 VHDL还是可以的。 |
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| 69楼： | >>参与讨论 |
| 作者： tjsheep 于 2006/6/8 20:36:00 发布：
其实差不多 一般用用感觉不出来，比如有c基础的人，比较倾向verilog ,有pascal基础的人，比较倾向vhdl.在小项目上，感觉不太出来，顶多就是verilog很多语言其实不好综合，仿真还行，但是verilog支持门级原语，这个比较好作些芯片级的设计， |
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| 70楼： | >>参与讨论 |
| 作者： linzhiqi1 于 2006/6/16 19:42:00 发布：
本质上有行为级描述和rtl级描述的区别 |
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| 71楼： | >>参与讨论 |
| 作者： hovering01 于 2006/7/4 1:41:00 发布：
我觉得VHDL真的很烦啊 编译器怎么不弄智能一点，知道我想实现什么功能就直接实现了。老是讲什么signal不能多处赋值，不能在if里面用几个沿，烦都快烦死了。要是不让用就直接给我生成个正确的啦，等我把语句都写对了，时间也耽误了，一点成就感也没有。 |
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| 72楼： | >>参与讨论 |
| 作者： beiyunhe 于 2006/7/10 21:26:00 发布：
我用VHDL 学的就是它，当然就用它了 没有用过别的语言 不好比较 各有各的优点 |
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| 73楼： | >>参与讨论 |
| 作者： gcc911 于 2006/7/13 14:22:00 发布：
我觉得verylog比较好啊，我就是在用它 |
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| 74楼： | >>参与讨论 |
| 作者： LDFxidian 于 2006/7/15 15:32:00 发布：
学过C语言的建议学习Verilog |
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| 75楼： | >>参与讨论 |
| 作者： javie 于 2006/7/15 16:04:00 发布：
我推荐Verilog |
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| 76楼： | >>参与讨论 |
| 作者： 17755123 于 2006/9/7 16:09:00 发布：
verilog易懂些,正在学习当中 |
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| 77楼： | >>参与讨论 |
| 作者： alaixh 于 2006/9/8 23:54:00 发布：
vhdl |
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| 78楼： | >>参与讨论 |
| 作者： li_mu 于 2006/9/22 10:27:00 发布：
Verilog HDL |
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| 79楼： | >>参与讨论 |
| 作者： loge_2009 于 2006/9/24 20:21:00 发布：
vhdl verilog ALTERA公司支持vhdl语言和ahdl（是他们自己开发的软件） XILINX 主要用的是编译仿真工具是ise |
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| 80楼： | >>参与讨论 |
| 作者： cuitzsk 于 2006/10/8 11:09:00 发布：
我喜欢用VHDL和原理图结合 |
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| 81楼： | >>参与讨论 |
| 作者： 陈双君 于 2006/10/12 18:21:00 发布：
大家会写这么多语言呀 大家会写这么多语言呀 真历害,真历害. |
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| 82楼： | >>参与讨论 |
| 作者： avrnewbie 于 2006/11/13 16:59:00 发布：
VHDL 用过 |
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| 83楼： | >>参与讨论 |
| 作者： 引力透镜 于 2006/11/29 10:37:00 发布：
呵呵 我学的是VHDL 不过老师推荐我学SYSTEM C |
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