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包头重新封装为数据包的课题。以往对ip包进行拆装多利用软件实现，但本项目涉及到配合高速密码芯片（处理速度在2gbit/s以上）工作的问题，显然利用软件实现ip包的拆装在速度上达不到要求。为此，笔者运用fpga（型号为xilinx公司的xc2vp20-ff86cgb0345）来实现ipv6数据包的拆装。该fpga内部逻辑框图如图1所示。 其工作流程为：2.5ghz的标准ipv6数据包串行差分信号通过rocketio高速通道后转换为16位125mhz并行信号，再经信号转换模块进一步转换为66位62.5mhz并行信号后进入fifo1缓存，然后对其输出数据进行判断，若是报头则送入fifo3缓存，若是数据部分则送入fifo2缓存，最后将fifo2数据送往密码芯片进行处理；经密码芯片处理的数据首先放入fifo4进行缓存，然后控制fifo3和fifo4将一个数据包的头和数据写入fifo5中，重新封装成一个完整的数据包；重新封装的ipv6数据包经过信号转换模块变为16位125mhz的并行信号，并通过rocketio高速通道转换为2.5ghz高速串行差分信号送出。可以看出，经过以上流程，实现了一个数据包的拆分和
rb7、rc0～rc2、rc5）和串行接口数字式温度传感器的控制（采用i2c总线，占用rc3、rc4），并与pc机通过rs232串行口交换数字（占用rc6、rc7），同时该单片机还预留出4只管脚的接口（ra0～ra3），可以工作在通用i/o或者a/d方式，便于未来与其它传感器或控制器接口。一路dds信号发生单元 2.2 dds信号发生单元 dds信号发生单元使用两片ad9850直接数字频率合成器[2]（参见图3，图3为其中一路，另一路与之完全相同）。该款dds具有较高的性价比，可以产生最高至62.5mhz的信号，32bit频率分辨率（即在125mhz时钟下可以达到0.0291hz），相位直接控制精度达11.25度，可以采用8位并行或串行方式传输总长40bit的控制字。为了实现频率的快速更新，电路设计中采用了并行的传输方式，这样就能用5个字节完成dds频率及相位控制字的更新。而且为了节省总线资源，两枚dds芯片共用8-bit数据线、复位线和串行时钟线，只是采用不同的数据更新控制线fq-ud。 尽管11.25度的相位控制精度在应用中已基本满足需求，但考虑到实验研究的需要，可能需要更高的相位控制精度
构的优点：dpll的可配置性和稳定性(过压，温度，和工艺多样性)，以及apll的低抖动。 ds3100提供了11路时钟输出：5路可编程cmos/ttl输出，2路可编程lvds输出，1路1.544/2.048mhz输出，1路64khz复合时钟发送器，和两路帧同步脉冲(8khz和2khz)。每路输出均可由t0或t4提供。可以输出超过60种频率的时钟，包括2khz，8khz，n×ds1，n×ds2，n×e1，e3，6.48mhz，高达311.08mhz的oc-n速率，和同步以太网应用中的62.5mhz和125mhz。 两路集成的ds1/e1发送器支持itu-t g.703规范的2048khz同步接口。发送器可以将输出的ssm信息插入ds1 esf或e1信号中。ds3100可以通过外部微控制器配置，选择使用任意8位并行总线或spi串行总线选项。 封装，价格和供货 作为补充，dallas semiconductor同时还提供ds3101，ds3101具备除了ds1/e1收发器以外的ds3100的所有功能。ds3100/ds3101采用紧凑的17mm×17
支持在线可编程功能，不需要频繁从电路板插拔芯片；带有可编程的支持同步传输的uart端口； · 支持三线传输spi端口；具有方便的i2c总线端口，直接与philips芯片接驳； · 支持jtag边界扫描电路；具有bod低电压检测功能； · 内部有8路10位的a/d变换器；具有4个pmw，可以协同或单独工作； · 内部带有实时时钟电路；工作频率最高可达16mhz。 2.2 ad9850频率发生技术 ad9850是ad公司推出的低功耗直接数字频率合成器芯片，可以产生从直流到62.5mhz的宽频率信号，从投入市场到今天已经应用在雷达系统、低功耗频率源中。它良好的频率合成功能适合于应用在高精度测试中。本设计采用了ad9850作为波形发生器，具有体积小，功耗低的优点。 在控制流程中，avr单片机为ad9850计算了频率控制字，并且将频率控制字写入其中。联合小键盘上的“+1hz”键和“-1hz”键，本设计使得频率可以精确到步长为1hz的调节。它可以产生方波和正弦波。用户要求产生正弦波时，我们设计了低通滤波器用来滤除信号的高频分量。该低通滤波器还可以使用五阶椭圆滤波器实现。图2示出了
很大程度的提高电路增益，但是为了更好达到 指标，本设计采用两级运放构成的比较器。 结构如图 1 所示， m1，m2 组成出入差分对，m5，m7，m6，m8 构成栅极交叉的、带 有正反馈的负载，这样的状态可以提高电路的增益，而且m5 和m6 要比m7 和m8 的跨导 小，使得这个电路构成弱反馈。至于m3，m4，它们则构成第二级正反馈[6]。通过优化正反 馈中m3~m8 的宽长比，还可以达到减小静态电流，减小相应功耗的目的。 对其进行交流仿真，得到第一级的增益为 20db，带宽为62.5mhz，性能明显优于一级 运放，验证了选择的正确性。 此外，第一级比较器只采用输出失调校准技术（oos），并且失调电压是通过放大后存 储在电容上的，在这种情况下，就很容易出现耦合电容饱和现象。为了防止这种结果的产生， 设计者必须要严格的控制第一级的增益[5]。由图知，这一级比较器是通过两级运放实现。那么首先计算第一级的直流电压增益。假设 图 3 为其仿真波形， 两个输入在时钟为低电平时各为其值，当时钟转换成高电平时两者相等。 2.2 第二级比较器的结构 比较器
但本项目涉及到配合高速密码芯片(处理速度在2gbit/s以上)工作的问题,显然利用软件实现ip包的拆装在速度上达不到要求。为此,笔者运用fpga(型号为xilinx公司的xc2vp20—ff896cgb0345)来实现ipv6数据包的拆装。该fpga内部逻辑框图如图1所示。 图1 fpga内部逻辑框图 其工作流程为:2.5ghz的标准ipv6数据包串行差分信号通过rocketio高速通道后转换为16位125mhz并行信号,再经信号转换模块进一步转换为66位62.5mhz并行信号后进入fifo1缓存,然后对其输出数据进行判断,若是报头则送入fifo3缓存,若是数据部分则送入fifo2缓存,最后将fifo2数据送往密码芯片进行处理;经密码芯片处理的数据首先放入fifo4进行缓存,然后控制fifo3和fifo4将一个数据包的头和数据写入fifo5中,重新封装成一个完整的数据包;重新封装的ipv6数据包经过信号转换模块变为16位125mhz的并行信号,并通过rocketio高速通道转换为2.5ghz高速串行差分信号送出。 可以看出,经过以上流程,实现了一个数据
日前，maxim推出用于高速系统的带有9路相位对齐lvpecl输出的低抖动频率合成器max3671/max3673。这两款器件采用低噪声vco和pll架构，从62.5mhz参考时钟输入产生高频(312.5mhz)、低抖动(0.3psrms)时钟信号。max3671通过3个四电平控制输入配置，可同时产生两路不同的频率，分别为以太网端口和mac提供时钟;max3673产生cpri/umts参考时钟输出(122.88mhz、245.76mhz)。该性能省去了昂贵的高频振荡器和扇出缓冲器，节省了电路板空间，降低了成本。max3671可理想用于企业交换机和路由器等以太网接口应用，max3673非常适合需要cpri参考时钟的无线基站。 max3671/max3673工作在-40°c至+85°c扩展级温度范围，采用3.3v ±5%电源供电。器件提供56引脚tqfn无铅封装。可提供评估板以加速设计进程。
maxim integrated products公司的max9489时钟发生器可满足网络/边缘路由器、电信/联网设备和数据存储系统的定时要求。 max9489时钟发生器有多个输出，高性能，抖动低、输出斜率低，它有15个缓冲lvttl输出，每个输出有独立的频率选择。通过集成i2c接口，每个输出可设定在10个独立、可选频率中的任意一个，这10个频率为133mhz、125mhz、100mhz、83mhz、80mhz、66mhz、62.5mhz、50mhz、33mhz和25mhz。它还进行系统过驱动和欠驱动检测，输出频率精度在±5%至±10%可选。 max9489时钟发生器工作电压为3.3v单电源和一个25mhz晶体或参考时钟。以小尺寸、5×5mm 32引脚qfn封装，正常工作温度范围在-40℃至85℃之间，1,000片以上采购时美国的fob价为6.77美元(仅供参考)。
请教 31mhz的晶振哪里能买到？或者62.5mhz的直插的哪里能买到？小弟在此谢了先！
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