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d芯片,它是一种采样速率最高可达1msps,分辨率为12bit的采集芯片,多达8个通道的同时采样,+5v模拟电源,+3v至+5v数字电源,其硬件系统连接如图2所示: 图2 max1308ad硬件连接 2.2 fifo存储电路 fifo电路芯片选用idt公司的idt7203,它是一个双端口的存储缓冲芯片,有2048×9 的存储结构,12ns 的高速存取时间,结构简单便于操作,内部读、写指针在先进先出的基础上可进行数据的自动写入和读出。 2.3 cpld控制电路设计 cpld(epm7160stc100-6)的设计是本采集系统的核心,它能够对pc104地址总线进行译码,所产生的逻辑控制信号对各个单元的工作状态起控制作用。 数据的读取可以采用查询的方式。在pc104 isa部分,用到isa的16位数据总线d[0..15]。a[0..9]是pc104的地址总线;iow和ior是对指定设备的读写信号;aen是允许dma控制地址总线、数据总线及读写命令线进行dma传输及对存储器和io设备的读写。系统工作流程如图3所示: 图3 系统工作流程 数据采集系统的工作逻辑框图如图4所示: 图4