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关于用verilog-hdl语言编写的霓虹灯

作者：angelofman　栏目：技术交流

关于用verilog-hdl语言编写的霓虹灯
MODULE lamp (out,clk);
OUTPUT [15:0] out;
input clk;
assign out=16'b1111_0000_0000_1111;
always @(posedge clk)
   out={out[0],out[15:0]);
endMODULE

`timescale 1us/100ns

MODULE testbench_lamp;

reg clk;
wire [15:0] out;
lamp lamp (out,clk);
always #10 clk=~clk;
initial begin
   clk=0;out=16'b1111_0000_0000_1111;
   #10000 $finish;
end
endMODULE
以上是我编写的16位霓虹灯程序，不知道为什么调试时总显示有错，哪位能帮我看看哦，谢谢了

2楼：	>>参与讨论
作者： zgl7903 于 2006/10/17 12:22:00 发布： out={out[0],out[15:0]); ==> out={out[0],out[15:1]);

3楼：	>>参与讨论
作者： angelofman 于 2006/10/17 13:18:00 发布： ??? Error: VCP2858 lamp.v : (6, 29): out is not a valid left-hand side of a procedural assignment.这时出错信息out={out[0],out[15:0]);谁知道怎么回事吗

4楼：	>>参与讨论
作者： zgl7903 于 2006/10/17 21:47:00 发布：搞明白{}的意思就知道是怎么回事了

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