先进的多总线结构，具有3个单独的16位数据存储总线和1个程序存储总线；40位算数逻辑单元，包括1个40位套管移位和2个独立40位累加器；17×17并行乘法器加上1个40位专用加法非流水线单周期乘/累加(MAC)操作；在1个单周期指数编码器计算1个指数值的40位累加器值；具有8个辅助寄存器和2个辅助注册算术单位的2个地址发生器；数据总线与总线保持特征；扩展寻址模块为1M×16位最高寻址扩展程序空间；4K×16位片上ROM；16K×16位片上双存取RAM；单指令重复和块重复操作的程序代码；块内存移动指令高效率的程序和数据管理；32位长宇操作指令；2个或3个操作数读指令；并行存储和并行负载的算术指令，条件存储指令，快速中断返回；片上外围设各：软件可编程等待状态发生器和可编程组件开关；片上锁相回路(PLL)的时钟发生器内部振荡器或外部时钟源；两个多通道缓冲串行端口；增强的8位并行主机端口接口(HP18)；2个16位计时器；6通道直接存储器访问(DMA)控制器；IDLE1，IDLE2和IDLE3指令掉电模式功率消耗控制；CLKOUT开关控制禁用CLKOUT，基于片上扫描的仿真逻辑，IEEE 1149.1(JTAG)标准的边界扫描逻辑；10ns的单周期定点指令执行时间(100MIPS)，3.3V供电(1.8V核)；144引脚的低轮廓四方扁平封装(PGE后缀)
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