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pga，ep1s10672i7来实现ad1836中d/a的i2s接口设计。该芯片内核电压为1.5v，i/o电压为3.3v，符合ad1836数字接口输入输出电平要求，其中d/a部分的i2s接口硬件设计原理图如图1所示。 本设计中，将ad1836采样时钟设置为48khz，采样位数为24位。从ad1836数据手册可知，其系统时钟（mclk）为12.288mhz，左右通道数据切换时钟（lrclk）等于采样时钟（48khz），数据位时钟（dbclk）为64×左右通道数据切换时钟（3.072mhz）。所以串行数据线上传输的是24位的有效数据，其余数据位时钟周期对应的数据线上的数据为0，串行数据线dsdata1、dsdata2、dsdata3分别对应于三路的立体d/a，所有的时钟线和数据线均经过下拉电阻后与fpga的i/o相连。 基于fpga的实现 逻辑模块设计 fpga内部逻辑模块主要包括分频模块和d_a接口模块，如图2所示。其中分频模块将ad1836的系统时钟12.288mhz分频为3.072mhz（即位时钟bclk）；start信号为模块使能信号，为高时，d_a接口模块将从
存器(lcr)的d7位（dlab）一起访问或控制tl16c550c的任何一个寄存器。表1给出了访问这些寄存器时dlab和a0、a1、a2的状态。因为接收和发送缓冲寄存器的dlab、a0、a1、a2各位都相同，因此还必须通过读写信号来加以区分。 因为接收/发送缓冲寄存器和中断使能寄存器分别与波特率因子寄存器的低位和高位相同，要通过dlab加以区分，可以任意选择写入波特率因子的高字节和低字节的顺序，写入前必须置lcr的dlab位为1。写入波特率因子后应将d7置为0，以便访问其他寄存器。在外接晶振为3.072mhz时，几种常用的波特率所对应的波特率因子寄存器的值如表1所列。 c5402的bootloader原理 c5402上电后，首先检查mp/mc引脚的状态：如果为高电平，说明dsp处于微处理器工作模式，从外部程序存储器0ff80h地址开始执行用户程序；若为低电平，dsp被设置为微计算机模式，从片内rom的0ff80h地址开始执行程序。在c5402的0ff80h地址处存放着一条跳转至0f800h处执行dsp自行引导装载（bootloader）程序的指令。当c5402执行bootloader程序时，将会
它寄存器。 线路状态寄存器（lsr）用于记录串行数据发送和接收过程的状态信息，cpu可在集体时候读取这些信息。该寄存器的状态位如表2所列。 表2 tl16c750寄存器的状态位 两个8位波特率因子寄存器可构成一个16位的波特率因子寄存器。tl16c750的内部波特率发生器可产生发送数据的时钟信号。波特率因子可以通过下列算式求出： 波特率因子=基准时钟频率/（16×波特率） 这个波特率发生器可以利用比较通用的三种不同频率产生标准的波特率。这三种不同的频率为1.8432mhz、3.072mhz和8mhz.可以任意选择写入波特率因子的高字节和低字节的顺序，但写入前必须置线路控制寄存器（lcr）的d7（dlab）位为1.写入波特率因子后应将线路控制寄存器的d7恢复为0,以便访问其他寄存器。在外接晶振为1.8432mhz时，几种常用的波特率所对应的波特率因子寄存器的值如表3所列。 表3 波特率因子对应的波特率因子寄存器的值 2 tms320c50与pc机串行通信的硬件电路 tms320c50与pc机通信的硬件电路如图2所示。图中，tl16c750的cs0和cs1都接高电平，而
parc10工作站，带有8gb的硬盘和96mb的ram，a/d的采样速率为5mhz，而d/a的采样速率为2.5mhz，a/d和d/a的数据由工作站通过两个速率为40mbps的i/o口进行读写；1.8ghz的智能天线也采用8个微带天线作为阵列单元，排列成均匀直线阵，用一台pc机控制一块带有两片analog devices公司的sharc 20160浮点dsp的dsp板作为智能天线的控制单元，其结构与900mhz的结构相似，只是每一通道的a/d与d/a是以总线方式与dsp板交换数据，a/d采样速率为3.072mhz。清华大学冯正和教授领导的智能天线课题组也完成了一个智能天线的实验平台，采用嵌入式和总线结构，并进行了大量实验。随着软件无线电技术的发展，智能天线已尼可以在软件无线电平台上实现。现代的软件无线电设备提供了对智能天线技术的支持，如频谱信号处理有限公司开发的sdr-3000软件无线电平台，它包含flexcomm tm1-3100转换模块、pro-3100可编程i/o模块、pro-3500基带处理模块，分别实现数模变、通道化和预处理、基带处理功能。组成智能天线系统时，阵列单元接到相参射频收发器，这些收
同时具有输出静音功能，通过dac控制寄存器mut域设置，静音的实现和音量控制一样，也是以淡出方式进行。 输出调理电路采用两个二阶butterworth滤波器，以便滤波除带外噪声。cs4224在采样频率附近为片外滤波器进行了3db预补偿，可以在通带范围提供平坦的频率响应和线性相应。输出信号为差动平衡信号。 sdout引脚的47kω下拉电阻将cs4224设置为主机工作方式，lrck和sclk作为输出引脚。主时钟从cs4224的xt1引脚输入，频率为24.576mhz，经内部8 分频，得到3.072mhz的串行数据移位时钟sclk，再经64分频，得到48khz的左右声道时钟lrck，也是采样频率。分频关系通过时钟输出寄存器的mck域来设置。 cs4224提供四种串行数据输入和输出格式，可以通过dsp端口模式寄存器的ddi和ddo域设置。延时器均采用格式1（format1），数据为24位左对齐方式。数据输入和输出时序如图2所示。 2.2 延时功能的实现 m68hc05c8 软件主要由初始化程序和主程序等组成。在初始化程序中，完成cs4224的复位和初始化、ms320c32复位和引导。
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