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DSP56303中文资料

  • DSP56303

    DSP56303引脚图具有1个100MHz时钟在3.3V时为100兆/秒乘法累加器；具有DSP56000核心和高度并行指令集目标代码兼容；具有完全的流水线24×24位并行乘法累加器的数据算术逻辑单元，在24位或16位运算的支持下56位并行桶式移位，有条件的算术逻辑单元指令软件控制；2个增强同步串行接口，每1个接收器和3个发送器；具有波特率发生器的串行通信接口；三重定时器模块：192×24位引导程序趴、8K×24位总RAM；程序RAM，指令高速缓冲存储器，X数据RAM，和Y数据RAM大小可编程：数据存储器扩展至2个256K×24位字内存空间使用标准的外部地址线；程序存储器扩展至1个256K×24位字存储空间使用标准外部地址线；外部存储器扩展端口；芯片选择逻辑用于无缝接口至静态随机存取器；内部DRAM控制器用于无缝接口至动态随机存取器；非常低功率CMOS设计；等待并停止低功率待机模式， 完全静态设计指定的操作下降到0Hz(直流)；优化电源管理电路；144引脚TQFP

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