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当前位置：维库电子市场网>IC>adtl2-18 更新时间:2024-04-30 13:10:57

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  • 基于FPGA的宽带数字信道化接收机的设计

    选用了adc10d1000。 为了给adc10d1000提供更稳定相噪更好的时钟信号，该时钟信号由外部晶振和锁相环（lmx2312和vco190-964）产生。vco190-964的频率范围为951-977 mhz，单端输出。由fpga控制lmx2312的工作方式及工作频率，设计选用200 khz为相位监测比较频率，lmx2312通过比较自身时钟信号与vco反馈信号产生控制电压，锁定vco的输出频率为960 mhz。 adc10d1000输入的时钟信号要求为差分形式，因此要通过变压器adtl2-18对vco输出信号进行转换，且变压器输出端应接100 ω差分阻抗匹配a／d的输入阻抗。a／d的输出为lvds信号，所以在与fpga连接时要注意100 ω匹配电阻要靠近fpga管脚。为保证adc10d1000的输出不减 少数据吞吐率，设计采用内部1：2demux增加数据宽度的方法，即同时并行输出2组10位采样数据，及ddr模式在时钟上升沿和下降沿均输出数据的方法降低了时钟速率，使输出时钟频率降为时钟信号960 mhz的1／4，即240 mhz。 为了在调试时，可以很方便地修改fpga内部

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