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256×32大容量中文矩陈系统的设计
分离由lm1881完成，分离出复合同步信号送到字符叠加芯片供字符叠加使用。 (2)汉字叠加由mb90092芯片来完成。该芯片可外接2m字节的rom，支持24×32点阵显示方式，可在屏幕上叠加12×24个汉字。它有视频信号输入脚，在其内部可完成视频信号与汉字信号的叠加，直接输出复合视频信号。mb90092内部可自行产生同步信号，无需外加视频信号和同步信号，可直接输出汉字信号至监视器，在监视器上显示不同背景颜色、不同汉字颜色的文本，可利用此特点来设计系统的设置菜单。字库芯片采用at27c080，该芯片的存储容量为1m字节，可存储8k汉字。国标所规定的1、2级汉字均可包含，每个字占用128字节。汉字点阵为24×24。为适应mb90092，每个汉字的24~31字节、56~63字节、88~127字节应为空白。(3)输出缓冲放大采用max470，该芯片内含4个相同的视频放大器。各输入端之间、各输出端之间均采用地线或电源线隔开，每块视频输出插板需要2片max470。该芯片的主要特点是：带宽为90mhz，增益为2v/v；微分增益为0.01%，微分相位0.03度；转换速率为300v/us，切换时间
用XC9500 CPLD和并行PROM配置Xilinx FPGA(图)
转换成串行输出，然后再将地址递增。vsprom的结构如图2所示。在处理数据的同时，vsprom还管理init和done信号。在配置期间，如果init被fpga拉低，表明出现配置错误，vsprom必须复位并等待用户将fpga复位，然后重新配置。一旦fpga的done变高，表明配置成功，vsprom就撤消rom_cs来取消prom的使能，将自己和prom与fpga隔离，并将dout设为高阻态。在vsprom的设计中，使用xc9536pc44-10、xcv600bg432-6和一个8位的prom(at27c080)验证。主设备串行配置时，xilinx fpga提供配置时钟(cclk)。cclk与vsprom的时钟clk_in直接相连。virtex和spartan-ⅱ支持的最大配置速率是60mhz，xc4000/spartan系列支持的最大配置速率是8mhz。然而，实际的最大配置速率还应该考虑prom的存取时间(tacc)和主设备串行输入的时间(tdsck)。主设备串行模式下prom的频率=1/(tacc+tdsck)。 tacc对于virtex为5.0ns，对于xc4000/spartan系列
OSD技术在ATM数字视频监控系统中的应用
cd等的屏幕字符显示。该芯片有视频信号输入输出功能，可作为一种通用的osd芯片，完成视频信号与字符的叠加显示。芯片可外接2m字节的rom，支持24×32点阵显示方式，可在屏幕上叠加一个主屏幕和一个子屏幕，主屏上叠加12×24个汉字。它有视频信号输入脚，在其内部可完成视频信号与汉字信号的叠加，直接输出复合视频信号。mb90092内部可自行产生同步信号，无需外加视频信号和同步信号；可直接输出汉字信号至监视器，在监视器上显示不同背景颜色、不同汉字颜色的文本，利用此特点可设计系统的设置菜单。字库芯片采用at27c080，该芯片的存储容量为1m字节，可存储8k汉字。国标所规定的一、二级汉字均可包含，每个字占用128字节。汉字点阵为24×24。为适应mb90092，每个汉字的24～31字节、56～63字节、88～127字节应为空白。 3.1 芯片主要管脚功能说明和接口时序 ic：当test脚输入低电平时，这个管脚能被用作芯片的reset端。 cs：芯片的片选端，低电平有效。也可以用它来释放power-on reset。 sclk：时钟输入端，输入读数据时钟。 sda：串行数据输入端。 exhsyn：外
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（1）图4中同步分离由lm1881完成，分离出复合同步信号送到字符叠加芯片供字符叠加使用。（2）汉字叠加由mb90092芯片来完成。该芯片可外接2m字节的rom，支持24×32点阵显示方式，可在屏幕上叠加12×24个汉字。它有视频信号输入脚，在其内部可完成视频信号与汉字信号的叠加，直接输出复合视频信号。mb90092内部可自行产生同步信号，无需外加视频信号和同步信号，可直接输出汉字信号至监视器，在监视器上显示不同背景颜色、不同汉字颜色的文本，可利用此特点来设计系统的设置菜单。字库芯片采用at27c080，该芯片的存储容量为1m字节，可存储8k汉字。国标所规定的1、2级汉字均可包含，每个字占用128字节。汉字占阵为24×24。为适应mb90092，每个汉字的24～31字节、56～63字节、88～127字节应为空白。（3）输出缓冲放大采用max470，该芯片内容4个相同的视频放大器。各输入端之间、各输出端之前均采用地线或电源线隔开，每块视频输出插板需要2片max470。该芯片的主要特点是：带宽为90mhz，增益为2v/v；微分增益为0.01%，微分相位0.03度；转换速率为300/μs，切换时
用XC9500 CPLD和并行PROM配置Xilinx FPGA
转换成串行输出，然后再将地址递增。vsprom的结构如图2所示。在处理数据的同时，vsprom还管理init和done信号。在配置期间，如果init被fpga拉低，表明出现配置错误，vsprom必须复位并等待用户将fpga复位，然后重新配置。一旦fpga的done变高，表明配置成功，vsprom就撤消rom_cs来取消prom的使能，将自己和prom与fpga隔离，并将dout设为高阻态。在vsprom的设计中，使用xc9536pc44-10、xcv600bg432-6和一个8位的prom(at27c080)验证。主设备串行配置时，xilinx fpga提供配置时钟(cclk)。cclk与vsprom的时钟clk_in直接相连。virtex和spartan-ⅱ支持的最大配置速率是60mhz，xc4000/spartan系列支持的最大配置速率是8mhz。然而，实际的最大配置速率还应该考虑prom的存取时间(tacc)和主设备串行输入的时间(tdsck)。主设备串行模式下prom的频率=1/(tacc+tdsck)。 tacc对于virtex为5.0ns，对于xc4000/spartan系列

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