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据的移位寄存和锁存，当80 个block都锁存完之后，一行数据的载入也就完成了。当第一行的80 个block 数据显示完毕后，列扫描起始信号sty过来，又开始从第一列扫描，与此同时，在行扫描驱动脉冲cpx 和cpbx 的作用下，第二行像素被选通，所以，这时将进行第二行的1 到80 个block 的数据载入，以此类推，直到90 行数据都显示完毕之后，行扫描起始信号stx 到来，重新选通第一行，循环往复，一帧帧地显示数据。 2 仿真结果 选用altera 公司cyclone ⅲ 系列芯片ep3c10e144c8 为目标芯片，采用verilog hdl 语言进行设计，在gx - sopc - eda - ep3c10 - starter -edk 开发板上进行modelsim 仿真，仿真结果如图4 和图5 所示。 图4 外围驱动时序仿真结果 图5 256灰度产生模拟仿真 由图4 仿真结果可以看出，80 组列扫描脉冲cpy和cpby 控制80 个block, 80 个列扫描脉冲完毕后，列扫描起始信号sty 脉冲开始，继续扫描下一行。90 行扫描完毕后， stx 到来重新选通第一行，依此循
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