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ep3se110f1152c4中文资料

  • 基于FPGA的宽带数字信道化接收机的设计

    要求,还可实现监视信道内信号的全概率截获。 数字信道化过程是宽带数字接收机的核心,目前广泛采用基于多相滤波的数字信道化结构。这种结构先用高速的模数转换器(a/d)进行数据采样,得到的高速数据流经抽取降低数据速率后进入多相滤波器组,该滤波器组是由一个原型滤波器调制到多个支路。现场可编程门阵列(fpga)中丰富的乘法器、锁存器及数字信号处理算法ip核等资源,可以非常灵活地实现宽带数字信道化接收处理算法。本文采用基于多相滤波器的结构实现了一种高效高速的宽带数字信道化接收机,并在altera公司的ep3se110f1152c4上综合实现,输出载频、相位信息。 1 信道化接收机的基础理论 1.1 信道划分 为建立实信号多信道接收机的数学模型,首先,对实信号的数字谱作如下信道划分: 式(1)中,ωk为第k信道的归一化中心角频率;k为划分信道数。图1给出对应k=8时,实信道的频谱分配情况。需要指出的是由于实信号的频谱是对称的,所以只有4个独立的信道。 图1 实信号的信道划分示意图 采用上述方法进行信道划分有些频点无法识别,为确保整个覆盖带宽内无盲区,信道的划分选择相邻信道50%交叠,

  • 基于固态存储器的ECC算法分析及实现

    ash芯片构成存储阵列,采用cpci接口实现数据的高速率存储。flash存储阵列分为16组,每组4片,每组flash芯片共用数据和控制总线。该存储器的硬件结构图,如图1所示。 存储板上的存储芯片用的是samsung公司的高速大容量固态存储芯片k9w8g08u1 m nand flash memory,其容量为1 g×8 bit,分为8 192个块,每个块又分为64页,1页有(2 k+64)byte,其中一页有64 bit的空闲区。存储板上的控制芯片是ahera公司的高端fpga芯片ep3se110f1152c4,它负责数据的缓冲和整个存储器的时序控制,并负责以页为单位生成校验码,并把校验码存人到页的空闲区内。下面以1页2 048 bit为单位介绍校验码的生成以及校验流程。 2 egg算法分析及校验流程 2.1 egg校验码生成规则 flash在读写数据的时候是以页为单位进行的,一页有2 048个数据,所以可以以2 048 bit为单位生成校验码。每个数据有8位信息组成,可以把这2 048个数据看成2 048×8的矩阵,这样就可以分别生成行校验码和列校验码来分别校验。ecc校验中,每2

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