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ych模块将总线信号转换为单路信号,使输出信号仅在总线信号值为“0000”时输出信号为低电平。mych模块输出信号上升沿可触发mytff模块输出反相,mytff模块为t触发器,其输出即为数字延迟线信号,该信号同时作为mux模块的控制输入端控制mux模块的输出。当dcba编程设定值为“0000”时,mytff输出信号并不是数字延迟线输入信号,即以上设计不能完成零延时,mysel模块为信号选择输出模块,在dcba编程码为“0000”时,输出为延迟线输入信号,否则,输出为编程延迟信号。 图4 epm3032alc44-4的i/o布局 4 仿真及波形 本系统采用的cpld芯片为altera公司的epm3032alc44-4芯片,其最高运行频率为227.3mhz。采用max+plusⅱ10.0软件工具开发。设计输入完成后,进行整体的编译和逻辑仿真,然后进行转换、延时仿真生成配置文件,最后下载至cpld器件,完成结构功能配置,实现其硬件功能。cpld芯片epm3032alc44-4的各管脚布局如图4所示。其中clk时钟端口采用了芯片的全局时钟端,管脚号为43,输入信号为ms、ds和hv,输出为mso、dso和
ych模块将总线信号转换为单路信号,使输出信号仅在总线信号值为“0000”时输出信号为低电平。mych模块输出信号上升沿可触发mytff模块输出反相,mytff模块为t触发器,其输出即为数字延迟线信号,该信号同时作为mux模块的控制输入端控制mux模块的输出。当dcba编程设定值为“0000”时,mytff输出信号并不是数字延迟线输入信号,即以上设计不能完成零延时,mysel模块为信号选择输出模块,在dcba编程码为“0000”时,输出为延迟线输入信号,否则,输出为编程延迟信号。 图4 epm3032alc44-4的i/o布局 4 仿真及波形 本系统采用的cpld芯片为altera公司的epm3032alc44-4芯片,其最高运行频率为227.3mhz。采用max+plusⅱ10.0软件工具开发。设计输入完成后,进行整体的编译和逻辑仿真,然后进行转换、延时仿真生成配置文件,最后下载至cpld器件,完成结构功能配置,实现其硬件功能。cpld芯片epm3032alc44-4的各管脚布局如图4所示。其中clk时钟端口采用了芯片的全局时钟端,管脚号为43,输入信号为ms、ds和hv,输出为m
00”时输出信号为低电平。mych模块输出信号上升沿可触发mytff模块输出反相,mytff模块为t触发器,其输出即为数字延迟线信号,该信号同时作为mux模块的控制输入端控制mux模块的输出。当dcba编程设定值为“0000”时,mytff输出信号并不是数字延迟线输入信号,即以上设计不能完成零延时,mysel模块为信号选择输出模块,在dcba编程码为“0000”时,输出为延迟线输入信号,否则,输出为编程延迟信号。 4.仿真及波形 本系统采用的cpld芯片为altera公司的epm3032alc44-4芯片,其最高运行频率为227.3mhz。采用max+plusⅱ10.0软件工具开发。设计输入完成后,进行整体的编译和逻辑仿真,然后进行转换、延时仿真生成配置文件,最后下载至cpld器件,完成结构功能配置,实现其硬件功能。cpld芯片epm3032alc44-4的各管脚布局如图4所示。其中clk时钟端口采用了芯片的全局时钟端,管脚号为43,输入信号为ms、ds和hv,输出为mso、dso和hvo。各管脚序号见图4所示。 数字延迟线模块编译后进行仿真,所得仿真波形图如图5所示。dcba