分设计，fpga和asic的工程师都使用hdl平台。设计仿真主要包括功能仿真和网表仿真，设汁仿真需要rtl代码或综合后的hdl网表和验证程序，有时候还需要测试数据，测试数据可能是代码编译后的二进制文件或使用专门的工具采集的数据。布局布线工具利用综合生成的网表、调用模块的网表，根据布局布线目标，把设计翻译成原始的目标工艺，最后得到生成编程比特流所需的数据文件。布局布线一般需要的输人输出与调用关系如图4所示。布局布线目标包括所使用的fpga具体型号等，约束条件包括管脚位置、管脚电平逻辑（lvtil、lcmos等）需要达到的时钟频率，有时包括部分模块的布局、块ram的位置等。在一般设计中，只需要注意管脚位置和需要达到的时钟频率，逻辑端口与fpga管脚的对应取决于pcb板的设计。 图3 fpga的典型开发流程 图4布局布线的输入输出与调用关系 2．2验证平台的系统设计 本验证平台fpga采用altera公司的cyclone ⅱep2c70，该器件采用了tsmc领先的90 nm低电介工艺技术生产⒊支持4个可编程锁相环（pll），提供灵活的时钟管理和频率合成能力；包含了150个18×
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