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基于NIO处理器的SOPC应用系统研究与设计
设备模块等构成(如图2所示)。nios处理器预先下载到板上fpga之中，fpga内还包括片内启动rom、总线控制逻辑、外部并行输入输出端口(pio)等；开发板支持片内rom启动和片外rom启动模式，片内rom直接调用altera公司提供的库函数实现，片外rom选用sst公司的sst39vfl60，该芯片容量为lm× 16bit，访问速度70ns，采用两片进行位扩展到32-bit；nios处理器可以通过其总线直接访问片外同步sram，sram选用了micron公司的mt58l256l32f，该芯片容量为256k × 32bit，支持同步猝发数据传输，访问速度7．5ns。为便于调试，开发板与主机采用pci接口方式进行通信。选用pci 9054作为pci总线桥接器，在fpga内部构造寄存器堆，实现主机对nios的控制、nios处理器工作状态监视，在pci9054局部总线与avalon总线之间设置输入fifo和输出fifo，实现主机与nios系统的数据缓冲。输入输出pifo选用idt公司的idt72v3650芯片，该芯片容量为

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