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基于FPGA技术的数字相关器的设计与实现
用vhdl设计数字相关器用vhdl设计数字相关器的逻辑框图如图2所示。图2 字相关器的逻辑框图本文用vhdl设计的数字相关器,仅需一个数据时钟,避免了复杂的时序控制,它采用适时运算处理,所得相关峰的宽度是一个数据比特,比较容易捕获,不会产生丢峰漏峰等不良现象,提高了相关器的可靠性。下面给出32－bit数字相关器的部分vhdl源程序。 4 fpga实现32-bit数字相关器本设计选用xc4044xla fpga芯片实现,开发工具是xilinx公司的foundationseries3．1i。相关器仅占该芯片部分资源,该芯片其余资源为同步系统中其它部件所用。下面给出该相关器测试结果。给相关器设置32位相关码：将0f7adh、96e8h依次由低到高置入相关码寄存器中,其接收数据中的独特码与相关码相同,测试结果如图3所示。图3测试结果 5 结束语用vhdl设计在fpga芯片中实现数字相关器,简化了相关器复杂的逻辑电路设计,降低了相

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