基于FPGA和IP Core的定制缓冲管理的实现
...系统中，片内数据总线的位宽为256位，系统时钟采用250MHz(在40GE的系统中可选用200MHz)。采用DDR II SDRAM，接口时钟使用333MHz，则192位的BRAM可以满足40G的TM需求。此时，BCELL可为96B、192B、384B，在这里选用1 92B。当BCELL选用192B时，读取操作和写入操作同样均为6个时钟周期。在满足40G系统的需求下，读取、写入操作周期为9个时钟周期。PRAM采用48位QDR SRAM，接口时钟使用150MHz，...
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