其它信息：

200MIPS双核DSP连续2个独立子系统；每个核有1个先进的多总线结构，具有3个独立的16位数据存储总线和1个程序总线；40位算术逻辑单元(ALU)，每个核包含1个40位套管移位和2个40位算术器；每个核有1个17×17并行乘法器加上1个40位专用加法非流水线单周期乘/累加(MAC)操作，每个核有1个单周期指数编码器计算1个指数值的40位累加器值；每个核具有8个辅助寄存器和2个辅助注册算术单位的2个地址发生器；16位数据总线具有数据总线保持特性；256K×16扩展程序空间；总计192K×16双和单存取片上RAM；单指令重复和块重复操作的程序代码；32位长字操作指令；2个或3个操作数读指令；快速中断返回；并行存储和并行负载的算术指令；条件存储指令；CLKOUT输出控制，TOUT输出控制；IDLEl，IDLE2和IDLE3指令掉电模式功率消耗控制；双1.8V(核)和3.3V(I/O)低耗供电，快速操作；10ns单周期定点指令执行；12通道的直接存储访问(DMA)的数据转移，没有CPU的加载(每个子系统6通道)；6个多通道缓冲串行端口(McBSPs)(每个子系统3个McBSPs)；16位主机端口接口(HPI16)多路复用具有扩展存储接口引脚；片上基于扫描的方针逻辑；两个可编程软件计时器(每个子系统1个)；软件可编程等待状态发生器(14个最高等待状态)；14引脚低姿态四方扁平封装(PGE后缀)
引脚图：

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