其它信息：

串行端口提供左调整采样对和I²S支持通孔12个可编程和同步接收或传送引脚，当所有6个串行端口SPORTs)都生效或6个全双工TDM流高达128通道每帧时它还支持高达24个传输或24个接收I²S通道音频；在200MHz(5ns)核心指令速率时，1200MFLOPS峰值/800MFLOPS持续性能的操作是操作固定的还是浮动点数据；400MMACS持续性能在200MHz；超级哈佛结构-3个独立的总线用于双数据查找，指令查找，和非干扰，零系统开销输入输出；片上2MB，双端口SRAM(模块01M位，模块11M位)用于同时访问核心处理器和DMA；4M位片上掩模可编程ROM(模块0和2M位和模块12M位)；具有模和反向位地址的双数据地址发生器(DAGs)；具有单周期循环设置的零开销循环，提供高效率的程序排序；单指令多数据(SIMD)架构规定：2个运算处理单元；并行执行一每个处理单元执行同样指令，但操作不同的数据；允许并行性总线和运算单元：单周期执行(有或无SIMD)：一个乘法操作，一个ALU操作，双存储器读或写和指令查找；存储器和核心之间传输在每个周期多达4个32位浮点或固定点字，持续2.4GBps带宽在200MHz核心指令速率；900Mbit/s可以通过DMA；DMA控制器支持：22个零系统开销DMA通道为内部存储器和串行端口(12)，输入数据端口(IDP)(8)，SPI-兼容端口(1)和并行端口(1)之间的传输；具有全速执行处理器并行的32位背景的DMA传输核心时钟速度；JTAG背景遥测加强仿真特点,IEEE1149.1JTAG标准测试接入端口和片上仿真；双电压：3.3V1)O，1.2V核心；144引脚LQFP封装
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描述：Highly Integrated 32-Bit Floating-Point SHARC Processor for Home Theater

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SHARC处理器在音频系统中的典型应用

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