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SI5310 Datasheet

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Si5310
Clock source
or
differential buffer/driver
2.5 k鈩?/div>
0.1
碌F
Zo = 50
鈩?/div>
REFCLK +
10 k鈩?/div>
100
鈩?/div>
REFCLK 鈥?/div>
Si5310
VDD
2.5 k鈩?/div>
102
鈩?/div>
10 k鈩?/div>
0.1
碌F
GND
VDD
2.5 k鈩?/div>
0.1
碌F
Zo = 50
鈩?/div>
CLKIN -
10 k鈩?/div>
100
鈩?/div>
CLKIN +
10 k鈩?/div>
0.1
碌F
2.5 k鈩?/div>
102
鈩?/div>
( Example: REFCLK = CLKIN = 155.52MHz )
GND
Figure 9. Single-Ended Input Termination for REFCLK & CLKIN (ac-coupled)
Si5310
VDD
100
鈩?/div>
VDD
50
鈩?/div>
CLKOUT+,
MULTOUT+
0.1
碌
F
Zo = 50
鈩?/div>
CLKOUT鈥?
MULTOUT鈥?/div>
0.1
碌
F
Zo = 50
鈩?/div>
100
鈩?/div>
VDD
50
鈩?/div>
VDD
Figure 10. Output Termination for CLKOUT and MULTOUT (ac-coupled)
18
Rev. 1.2

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