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各位大虾，请问怎样在Quarus2中实现LVDS输入（先谢过了！） |
| 作者：wolikeic 栏目：EDA技术 |
I have a question about Quartus 2 as following: A pair of LVDS signal -- datain_a and datain_b -- has been connected with Stratix's I/O DIFFIO_RX1p and DIFFIO_RX1n respectively. datain_a---->DIFFIO_RX1p \__?_____ datain_b---->DIFFIO_RX1n / How can I get their final result:1 or 0? Should the LPM_Compare be used? |
| 2楼： | >>参与讨论 |
| 作者： 051127 于 2005/1/10 10:45:00 发布：
共同进步 在引脚设置属性中将硬件与可编程芯片连接的引脚设置为LVDS电平的，这个我也没用过，LVDS引脚是不是只限制在哪几个引脚？都不敢确认，略知皮毛，还望高人热心！大家共同进步！ |
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| 3楼： | >>参与讨论 |
| 作者： jean_hz 于 2005/1/14 15:59:00 发布：
re 虽然我没这么用过，但好象现在的FPGA提供这样的引脚，比如说是cyclone 的pll的外部时钟输入就是一对差分信号， |
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| 4楼： | >>参与讨论 |
| 作者： picklas 于 2005/1/15 22:33:00 发布：
re 首先你的信号应该从专门的pn管脚输入，至于差分转单端的转换建议你使用如下的接口程序： library UNISIM; use UNISIM.VComponents.all; component IBUFGDS_LVPECL_33 PORT( I:in std_logic;--p IB:in std_logic;--n O:out std_logic ); |
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