16.384MHZ
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t/sdh 频率。 zl30109 与今年早些时候发布的 zl30100 和 zl30101 dpll 器件保持脚对脚兼容。新的芯片可产生极为稳定可靠的时钟，允许设计者利用同一电路板设计迅速从 stratum 4/4e 迁移到 stratum 3 时钟。全部特性和模式均可通过硬件进行选择，减少了对复杂的软件驱动程序或外部微处理器的需求。 zl30109 可接受两路参考时钟输入，可自动同步到任何工作在 2 khz、8 khz、1.544 mhz、2.048 mhz、8.192 mhz、16.384 mhz 或 19.44 mhz 频率的时钟上。该器件采用卓联独有的抖动处理技术抑制输入时钟的抖动，并能输出下列频率的时钟： 2 khz、8 khz、1.544 mhz、2.048 mhz、4.096 mhz、8.192 mhz、16.384 mhz、32.768 mhz、65.536 mhz 和 19.44 mhz。 作为终端产品和接入设备中的基本时钟控制器件，zl30109 芯片必须确保在网络中断或升级期间保持工作。卓联的 dpll持续监测输入参考时钟，并在检测到参考时钟出现故障或
系统设计包括键盘输入控制电路以及lcd液晶显示电路，实现友好、直观的人机接口。 2 系统硬件设计 2.1 tms320vc5402与ad73360接口电路 ad73360是adi公司推出的6通道模拟输入的16位串行可编程a/d转换器。它采用∑-△ a/d转换原理，具有良好的内置抗混叠性能，所以对模拟前端滤波器的要求不高,用一阶rc低通滤波器就能满足要求。其采样率和输入信号增益都是可编程的，采样率可分别设置为64 ks/s、32 ks/s、16 ks/s和8 ks/s(输入时钟为16.384 mhz时)，增益可在0 db~38 db之间选择。ad73360能保证6路模拟信号同时采样，且在变换过程中延迟很小。本系统中ad73360采用交流耦合的差分输入,通过mcbsp接口与tms320vc5402相连，接口信号线的数目只有6条，简捷高效。图2是具体连接方法。 ad73360的串口时钟sclk信号作为mcbsp的发送时钟信号(clkx0)和接收时钟信号(clkr0)；mcbsp的发送引脚(fsx0)、接收帧同步引脚(fsr0)与ad73360的输入引脚(sdifs)、输出帧同步(
号的时刻与标推时钟秒信号出现时刻一致），一般可用数学方法扣除钟差。时间同步的另一种方法是用无线电波传播时间信息。 1.1 同步时钟提取基本设计 我国和欧洲在电话语音通信使用pcm30/32路一次群传输系统中，通常串行数据速率为8 000帧×32时隙×8 =2.048 mb/s,实际应用的各类语音调度系统中数据传输大都以该速率进行。接收端必须具备对应数据流的同步时钟信号，从而进一步正确接收pcm串行数据。 接收端数据流同步时钟信号提取功能模块基本工作原理是以一个3位计数器count1对16.384 mhz（pcm串行数据流速率8倍）全局时钟信号进行8分频，计数器最高位作为同步采样时钟信号输出，由全局时钟上升沿驱动。在计数值跳变至0和4时，分别输出同步时钟的下降沿和上升沿。 作为常用时钟源的石英晶体振荡器具有比较好的长期频率稳定性，但作为全局时钟输入在产生同步时钟过程中，由于晶振实际频率与标称频率相对偏差所产生的误差随时间推移而累积，造成本地同步时钟相位漂，所以需要不断调整输出同步时钟相位才能够保证接收过程不出现失步，这一点通过在分频计数过程中调整计数器count1的计数值来实现。
上， 采用21.4 mhz为中频数字化直扩通信终端的中频载频。 ( 5) 伪码同步电路: 对于伪码捕获电路框架， 采用非相干串行捕获法。其中的积分清洗滤波器可用累加器或者匹配滤波器来代替。由于直扩通信终端采用先解扩后解调， 在解扩之前无法得到精确的载波相位和载频， 因此伪码跟踪电路采用非相干超前延时锁相环。 3 仿真结果 由于伪码速率为4.096 mb/ s， 故由采样定理可知至少需8.192 mhz 的采样频率对伪码采样， 考虑到伪码跟踪电路延迟超前锁相环的方便设计， 采用16.384 mhz的采样速率对伪码进行采样， 即一个伪码采四点。因而信息信号经扩频后得到的基带扩频信号速率为16.384 mb/ s， 而dac 转换速率设定为81.92 mb/ s，所以为匹配数据速率需要对基带扩频信号进行内插， 内插因子为81. 92/ 16. 384= 5。接收过程为发送过程的反过程， 抽取因子等于内插因子也为5。 为了提高频谱利用率， 消除码间干扰， 需要使用成形滤波器对扩频后的码片进行成形滤波。在中频数字化直扩通信终端设计中为了节省电路资源， 把成形滤波器设计为既起码片成形
工具，实验开发系统则是提供芯片下载电路及eda实验／开发的外围资源，供硬件验证用。在实验教学中，实验硬件使用了我们开发研制的cpld开发系统，其中的cpld器件为xilinx公司xc95系列的xc95144pq160，实验使用vhdl为设计语言，选用了xilinxise7.1i作为实验软件。 2 设计实例——键盘接口设计 下面以键盘接口设计为例，说明eda技术在微机接口技术实验教学中的应用。 2.1 硬件设计 硬件实现框图如图1所示。 2.2 按键扫描 本设计采用16.384 mhz时钟，缓冲后除了为其他芯片提供工作时钟外，还可采用计数的方法进行分频，以得到125 hz的参考时钟。这个时钟，就用来作几个与键盘处理息息相关的进程敏感事件。按键采用通用的扫描方式，4组行扫描线是在每一个分频时钟的下降沿，利用1个预先设计的4位状态机产生，在每一个扫描线送出的同时，读取列值(col)，即按键码。按键行扫描时序图如图2所示。 2.3 按键的识别 如果本次扫描没有键按下，按键码赋值为00h。如果扫描到键码不为0(即有键按下)，将该键码对应的键值送至存储器指定地址data k
h 频率。 zl30109 与今年早些时候发布的 zl30100 和 zl30101 dpll 器件保持脚对脚兼容。新的芯片可产生极为稳定可靠的时钟，允许设计者利用同一电路板设计迅速从 stratum 4/4e 迁移到 stratum 3 时钟。全部特性和模式均可通过硬件进行选择，减少了对复杂的软件驱动程序或外部微处理器的需求。 zl30109 可接受两路参考时钟输入，可自动同步到任何工作在 2 khz、8 khz、1.544 mhz、2.048 mhz、8.192 mhz、16.384 mhz 或 19.44 mhz 频率的时钟上。该器件采用卓联独有的抖动处理技术抑制输入时钟的抖动，并能输出下列频率的时钟： 2 khz、8 khz、1.544 mhz、2.048 mhz、4.096 mhz、8.192 mhz、16.384 mhz、32.768 mhz、65.536 mhz 和 19.44 mhz。 作为终端产品和接入设备中的基本时钟控制器件，zl30109 芯片必须确保在网络中断或升级期间保持工作。卓联的 dpll持续监测输入参考时钟，并在检测到参考时钟出现故
lpc2132的pwm能完成这个任务吗？我想用2132实现模拟的i2s接口，准备用16.384mhz.html">16.384mhz的晶振，利用pll，使得主频为16.384×3mhz。然后通过一个pwm口输出一个2.048mhz的方波作为i2s接口的时钟。然后通过一个计数器对方波进行计数，256个方波产生一个中断，在中断中用程序控制fs信号和data in和data out信号。以前我是用avr单片机实现的。现在不知道2132是否可以实现。这里面涉及几个问题：1、是否可以利用pwm输出2.048mhz的方波？这里面设置匹配值为12，如果匹配，i/o输出口取反，这个过程不产生中断。是否能够实现？2、用一个匹配值为24×256的通道，产生一个8khz的中断，在中断函数中实现控制fs，data in ,data out。这里面有一个问题，要求pwm匹配后立即重新计数，即在中断过程中pwm继续计数不停止。是否可以？3、请问2.048mhz的方波和8khz中断是否能够严格控制时序？电路已经画好了，就等周公的芯片了，大家帮我分析一下，是否可以实现？
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