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在cpu总线模式下，通过cacr寄存器可以提供更多对于时钟速率适配器的控制。当“后备主时钟使能” (amcen — alternate master clock enable)控制位被置1时，时钟速率适配器被配置为后备主时钟模式。在这种模式下，时钟速率适配器不再工作于ds3、e3或sts-1时钟，而是工作于一个频率由“后备主时钟选择” (amcsel)控制位确定的时钟。作为后备主时钟，有效的输入频率是19.44mhz、38.88mhz和77.76mhz。在后备主时钟模式下，时钟速率适配器最多可以合成出三种时钟速率(ds3、e3或者sts-1)中的两种。要合成ds3和e3时钟，可将后备主时钟接入stmclk引脚。要合成ds3和sts-1时钟，可将时钟接入e3mclk引脚，时钟接入t3mclk引脚可以合成出e3和sts-1时钟。 尽管ds325x器件中amcen和amcsel[1:0]的上电默认值可能并不符合实际所施加的时钟，仍然可以在上电伊始就施加一个后备时钟到任一mclk引脚。上电之后一旦这些控制位
偿输入和输出高阶au4管理单元同步净荷封装帧速率间的准同步关系。·在tug3基础上可以配置成tu3、tu12、tu11支持的任何合法组合。·在网管软件的控制下可对任一支中插入全0码、全1码或ndf新数据标识。·检测每一支路的lop指针丢失、ais通道告警指示、支路指针正负调整和支路弹性存储上溢下溢错误的状态，并可配置在上述事件发生时产生中断。·可以将输入和输出接口独立配置成77.76mhz的stm-4字节接口模式、19.44mhz的stm-1字节接口模式或38.88mhz的stm-1半字节接口模式。·提供一个通用的8比特微处理器总线接口来对芯片进行配置、控制和状态监控。2 mxtulpx8-5芯片结构mxtulpx8-5芯片功能模块框图如图1所示，包含有以下几个模块：一个输入和输出接口模块，一个mcu接口模块和jtag测试控制器，8个vc4处理器。当输入接口为stm-4字节接口模式时，输入的2路stm-4数据流被分成8个stm-1数据流，并被独立地输入到8个vc4处理器中。当输出接口为stm-4接口模式时，处理过的8路stm-1数据流被合并成2路stm
以便与背板接口。具体功能如下：?utopia接口及lvds线路接口的相互转换；?根据附加的字节进行信元复用/解复用处理；?网络同步时钟及控制信元的传递；?采用背向反压机制以避免信元数据丢失；?信元描绘功能。微处理器系统微处理器系统完成各部分电路的驱动功能，并且和网管系统之间通过各自的scc(串行通信控制器)进行通信。 图2 误码测试之一 图3 误码测试之二 图4 误码测试之三 系统性能电路仿真业务系统性能如下：?支持八路e1接口及256个vc通道；?atm信元打包拆包；?具有38.88mhz网络同步时钟；?数据和信令的提取重组；?支持结构化数据和非结构化数据格式。 实验测试系统及测试结果利用ant-20e的误码分析功能，采用3种不同的测试方法，对ces盘进行误码测试。分别如图2、图3和图4所示：测试用的双绞线用来连接ces系统的lvds信号。对以上提供的各种测试方法逐一进行误码特性测试，测试结果如表1所示。实验结果表明，所设计的ces系统满足对误码的要求。 结语依据itu-t g.703、g.704建议和atm论坛的有关协议，我们设计完成了一个ces系统，已成功的应用于863重
fordahl推出业界最小的宽温度范围stratum iii和sonet温度补偿晶体振荡器(tcxo)。这款无铅/符合rohs的tcxo的温度稳定度为±0.28ppm，可在-40℃至85℃范围内使用，它采用5×7mm表面封装。 dfa s2 stratum 3 tcxo的电压为3.3v或5v，可提供10mhz、12.8mhz、19.44mhz、20mhz和38.88mhz等频率。tcxo使用15年公差仍为±4.6ppm。其它关键规范还包括：抖动低于1ps rms，24小时的稳定度为±0.37ppm。 dfa s2-lhz提供lvhcmos/hcmos输出和三状态功能。该振荡器可用于stratum iii或sonet (smc)产品，符合telcordia gr-1244 core、gr-253 core和itu-t g.813选项1及2要求。 dfa s2器件采用卷轴包装，批量达5,000片，售价20美元(仅供参考)，供货期为8至10周。 来源:小草
电阻必须采用数据表单指导准则中给出的阻值。 zl30407有12个输出时钟，图中电路中显示了其中5个。cmos 输出包括19.44mhz、8khz帧脉冲、2.048 mhz 和1.544 mhz输出。输出时钟引脚到扇出缓冲器 (u7、u8、u9和u10)以及连接器的分配没有特定限制，只要适合目标应用即可。每个时钟均进行了缓冲，以提供一定的扇出和到同轴连接器的电缆驱动能力。 第二个zl30406(u6)将c19o的一个输出时钟转换为抖动很低的差分cml输出时钟，可选择四种倍频(19.44 mhz、38.88mhz、77.76mhz和155.52mhz)。u11是一个可通过硬件配置的差分时钟分频器，可通过dip开关进行编程，以便对zl30407芯片的155mhz lvds输出时钟进行1、2、4、8或16分频。 图1：这个精密时钟发生器电路板采用zl30407 sonet/sdh网络元件pll。每个输出时钟均进行了抖动测量，以验证设计的性能。总之，观测到的时钟抖动符合zl30407和zl30406器件的技术规格。zl30406输出的rms抖动为2ps到8ps，这与使用12khz～20mhz的测量带宽在一个质
)日前推出据称是业界首款面向sonet/sdh多业务应用的单芯片超低抖动同步器。具有丰富特性的zl30116和zl30119 pll(锁相环)据称抖动最低、尺寸最小，是用于oc-48/stm-36速率管理sonet/sdh stratum 3同步的器件。 据介绍，具有高度可编程性的zl30116和zl30119芯片产生三个独立的时钟系列，无需使用外部分频器或时钟倍频pll，可满足任何商用sonet/sdh phy(物理接口)的参考频率要求，提供很宽范围的低抖动时钟可选输出频率：19.44mhz、38.88mhz、51.84mhz、77.76mhz、311.04mhz和622.08mhz。此外，zl30116器件实现了全面主/从时钟冗余功能，内置零延迟pll功能，通过补偿外部时钟传播延迟，以满足advanced tca时钟总线严格的相位对准要求。 sonet/sdh设备使用基于数字pll的同步器在多业务交换环境中管理大量时钟。然而，大多数数字pll对于速率高于oc-3的接口会产生较大抖动，因而必须使用单独的模拟pll来“消除”噪声。多芯片或多模块组合方案可能会需要一平方英寸的布局空间。卓联该款单芯片同步
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