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基于CPLD的无人机综合无线电系统中扩频电路的设计
期为127位的m序列本原多项式和电路与其类似，这里不再赘述。 4.2 cpld扩频部分的内部逻辑其中模块74hc164构成串入并出移位寄存器，并与74hc86模块和模块nor6、nor8构成63位和127位的m序列。 6.4512m的时钟信号分为两路，一路作为63位pn码的时钟推动pn码产生器工作，另一路送主、副选择电路模块74hc157。 63位pn码使用了6位的移位寄存器，在一个周期内，全“1”状态出现一次，当全“1”出现时，把移位模块的并行输出（6位）送模块74hc30，将检测到一个全“1”脉冲，该脉冲对6.4512m进行63频，频率为102.4k。该102.4k的信号也分为两路，一路102.4k与6.4512m的时钟信号一起送模块157，当通道选择信号选择主通道工作时，选择6.4512m的信号作为127位的pn码产生器的时钟；当通道选择信号选择副通道工作时，选择102.4k的信号作为127位的pn码产生器的时钟。另一路102.4k的信号经过2分频和16分频，作为同步时钟送飞行控制柜。当通道选择信号选择主通道工作时，扩频码为63位和127位

抢答电路图
如图所示是由八d触发器74hc273、四2输入端与非门74hc00和8输入端与非门74hc30等组成的智力抢答器电路，该电路能识别出谁是第一个按下按钮的人，经常用于各种多人参赛的抢答器中。抢答电路在电路图中74hc00的d1、d2以及d3构成了环形多谐振荡器，为两个d触发器提供时钟脉冲。当按下k1～k16中的任一按键时，与其对应的触发器输入端变为低电平状态，其对应输出端也输出低电平，该低电平状态分为两路，一路使指示灯发光，另一路传输到与其相连的与非门74hc30的输入端并使其对应输出端输出高电平，此时74hc02输出低电平。在指示灯发光后，74hc02输出的低电平经k9传输到多谐振荡器的控制端，使其停止振动，因此电路保持目前状态不变，其他按钮均失效。直到按下k9后，电路才能继续工作。来源:chusi

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decoder 8位地址锁存译码器74hc266a 2-input exclusive nor gate 异或非74hc27 triple 3-input nor gate三个3输入或非门74hc273 octal d flip-flop clear 8路d触发器74hc280 9bit odd/even generator 奇偶发生器74hc283 4bit binary adder carry 四位加法器74hc299 3-state universal shift 三态移位寄存74hc30 8-input nand gate 8输入端与非门74hc00 quad 2-input or gate 四个双端或门74hc34 non-inverter 非反向器74hc354 8-ch 3-state mux 8路3态多路器74hc356 8-ch 3-state mux 8路3态多路器74hc365 hex 3-state buffer 六个三态缓冲门74hc366 3-state buffer inverter 缓冲反向器74hc367

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