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基于AD9481芯片的毫米波雷达信号采样系统设计
道，对于采集时钟信号来说，b通道的数据要比a通道的数据晚一个周期，而对于输出的dco时钟来说，b通道的数据要比a通道晚半个周期。由于数据是交叉式输出的，其顺序不会改变，因此，对于双通道数字采样的同步问题，可以由后端不同通道的fifo缓存来实现数据的排序。本系统中的两个ad9481分4个通道输出数据，为了配合cpld控制fifo来实现输出数据的同步，输出的8bit数据应先经过锁存器 74lvt574，然后进入各自通道的fifo来实现存储，ad9481的输出时钟dco可经过异或门74vcx86加到各自通道的fifo上，其连接结构如图3所示。对于每一路采样系统，将dco-和cpld输出的锁存有效信号相异或，便可得到输出a通道锁存74lvt574的输入时钟，而将dco+和cpld 输出的锁存有效信号相异或，就可以得到输出b通道锁存74lvt574的输入时钟，将dco-和cpld输出的fifo有效信号相异或，即可得到输出a通道fifo的写入时钟，dco+和cpld输出的fifo有效信号相异或，就会得到输出b通道fifo的写入时钟，采用这样的设计，只需更改cpld输出的有
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对于采集时钟信号来说，b通道的数据要比a通道的数据晚一个周期，而对于输出的dco时钟来说，b通道的数据要比a通道晚半个周期。由于数据是交叉式输出的，其顺序不会改变，因此，对于双通道数字采样的同步问题，可以由后端不同通道的fifo缓存来实现数据的排序。本系统中的两个ad9481分4个通道输出数据，为了配合cpld控制fifo来实现输出数据的同步，输出的8bit数据应先经过锁存器 74lvt574，然后进入各自通道的fifo来实现存储，ad9481的输出时钟dco可经过异或门74vcx86加到各自通道的fifo上，其连接结构如图3所示。对于每一路采样系统，将dco-和cpld输出的锁存有效信号相异或，便可得到输出a通道锁存74lvt574的输入时钟，而将dco+和 cpld输出的锁存有效信号相异或，就可以得到输出b通道锁存74lvt574的输入时钟，将dco-和cpld输出的fifo有效信号相异或，即可得到输出a通道fifo的写入时钟，dco+和cpld输出的fifo有效信号相异或，就会得到输出b通道fifo的写入时钟，采用这样的设计，只需更改 cpld输

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