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CPLD在合成孔径雷达目标模拟视频板设计中的应用
钟(wclk)为66mhz，保持和pci9056本地端同步，由板上66mhz晶振提供。读时钟为系统工作时钟(210mhz、70mhz)的一半，由z9973倍频后得到。为保证fifo的数据不产生混乱，系统控制读和写分时进行。32位数据总线一次传输两对i、q数据， dac同时读取一对i、q数据，可确保同步。当cpld给fifo一个ren(读允许)指令后，数据由fifo的32位输出端分两路(i/q)、每路16位输入到一个双端口dac,经过d/a转换后得到输出为2~20ma的差分电流，然后用一个运放电路ad8047将其转换为单端电压输出(±1v)。由于有两个不同带宽的视频信号，因此本设计使用了两组模拟开关来选择不同的滤波器。模拟开关由cpld提供控制信号，本设计模拟开关与滤波器集成在屏蔽盒内，以便调试与维护。系统应用程序和驱动程序的设计这里不作详细介绍。设计比较本地端的控制器可以选用cpld或者dsp。本设计之所以选用cpld，原因在于：dsp的优势源于大多数信号处理算法的乘加运算(mac)都是非常密集的。通过多级流水线结构，dsp可以获得仅仅受阵列乘法器的速度限制的mac速度，dsp主要用于需要复

AD8047
宽带宽：G＝＋1；小信号250MHz；大信号(2V(峰-峰值))130MHz；5.8mA典型的电源电流；低失真，(SFDR)低噪声：在5MHz时－66dBc(典型值)、在20MHz时－54dBc(典型值)；噪声：5.2nV/√Hz；；驱动50pF容性负载；高速：转换率750V/μs；0.01％建立时间为30ns，2V阶跃；±3～±6V电源操作

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