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  • 换体DMA高速数据采集电路的CPLD实现

    降低了成本,提高了可靠性。同时,cpld可由软件实现逻辑重构,而且可实现在系统中编程(isp)以及有众多功能强大的eda软件的支持,使得系统具有升级容易、开发周期短等优点。在数据采集有电路中,采用换体dma技术不但大大地提高了数据采集的速度,而且弥补了数据采集中可能丢失数据的缺陷。 1 换体dma数据采集电路原理 系统原理框图如图1所示。在时序电路的控制下,模拟输入开关将多达16路(单端输入)或8路(差分输入)的模拟输入信号经多路开关送至放大器的输入端,放大后由内含采样/保持电路的模数转换器ad774b转换成数字量,转换完的数字量经时序电路的控制写入两个存储体的一个(例如存储体0)中。每个存储体有4kb的容量,但实际使用中存储容量可设定为小于4kb。当计数到设定的存储空量后,控制电路产生换体信号,后续的a/d转换数据自动地存入另一个存储体(存储体1)。同时控制电路向主机发出dma请求信号,主机响应请求后在时序电路配合下,从已存储规定数据的存储体(存储体0)中读入所存的数据。这样存储体0和存储体1交替存取,直到规定的换体次数计完为止。 数据采集电路中,时序控制电路、地址发生器、多路控制驱动

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