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体性能的最优化。在设计时钟电路时,使用 rc 时基电路和逻辑门通常不是一个好办法,至少对高速 adc 是这样。原因是这些时基电路有太多的抖动误差。对于低速转换系统,特别是转换直流信号的系统,只有当转换速率明显低于逻辑门的最高速率时,才可以使用它们。用分频器建立时钟也不是一个好的选择,因为分频器也同简单的逻辑门一样有抖动问题,而且在时钟设计中级联的个数越多,意味着抖动误差也越多。pll 产生抖动的缺陷是显而易见的,所以也不是一个好的时钟设计选择。图 2 显示了一种低抖动时钟源的设计方案。电路使用了adc08200 评估板(adc08200 是8 位、200mhz adc)。adc08200 需要一个 ttl 电平的时钟,但很难找到带 ttl 输出的极高频晶振。然而 pletronics和其它一些晶振制造厂在有足够订单时能够生产这种晶振。另外对这个设计,还可以找到 nte65(nte 电子公司生产)的代用品,但对本电路来说,这些产品可能没有足够的增益。降低时钟噪声不仅不良的时钟设计会成为时基抖动的来源,时钟线布线或接地不良,以及能量与其它信号源的耦合等都会造成时基抖动。为了减少潜在的时钟噪声,就要使进入