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一种基于DDS和PLL技术本振源的设计与实现
杂散，其次是正确的电路铺设和连接，dds的外围电路并不复杂，主要由低压差稳压电源ncp1117和低通滤波器sclf-30等组成。ad9954频率控制字为32位，在本应用中系统工作时钟为100 mhz，输出时钟的频率分辨率△f1=100 mhz／232=0．023 hz。ad9954相位控制字为14位，输出时钟的相位分辨率△φ1=360°/214=0.022。 2．2 pll部分 pll部分主要包括预分频器、分频器、鉴相器、环路滤波器和’vco。根据设计需要采用锁相环频率合成器集成芯片adf4112，它集成了预分频器、分频器、鉴相器等各种重要部件，如图3所示。它由一个低噪声数字鉴相器、一个高精度电荷泵、一个可编程参考分频器(r分频器)、一个可编程a，b计数器以及一个双模分频器p／p+1组成。6位a计数器、13位b计数器与双模分频器p／p+1共同组成了n分频器，分频比n=bp+a。数字鉴相器用来对r计数器和n计数器的输出相位进行比较，然后输出一个与二者相位误差成比例的误差电压。鉴相器内部还有一个可编程延迟单元，用来控制翻转脉冲的宽度，这个翻转脉冲保证鉴相器的传递函数没有死区，因此降低了相位噪