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线引言 当前,有一些微处理器将can控制器嵌入到系统之中,但是仍有大量人们比较熟悉的微处理器并不带有can控制器。采用微处理器和can控制器组合的设计成为必要,而且,can控制器具有完成can总线通信协议所要求的全部必要功能,因此,can控制器与其它微处理器的接口设计成为设计can总线系统的首要工作。本文重点介绍以sharc dsp为核心的、基于sja1000的can总线接口设计。 图1 sja1000和can总线的连接 图2 adsp21062和sja1000的简化设计图 图3 基于cpld的adsp21062和sja1000设计图 图4 cpld的逻辑图 sja1000简介 sja1000是一种独立的can控制器,用于移动目标和一般工业环境中的控制器局域网络(can)。它是philips公司早期can控制器pca82c200(basic can)的替代品,而且增加了一种新的工作模式(pelican),这种模式支持具有很多新功能的can2.0b协议。 sj
l的ale和。目前流行的mcs51/96系列单片机提供了方便快捷的直接intel方式接口,出于普遍性的考虑,本文以下的接口设计都是基于intel模式的。 dsp的接口信号和时序 与早期的处理器不同,dsp芯片的片外引脚都采用地址线和数据线分离的设计方法,不再使用地址数据分时复用线,也没有ale信号,这样就给can控制器与dsp的接口带来一定困难,且不同的dsp外部引脚和时序也略有区别。要设计can控制器与dsp的接口,首先必须比较dsp与can控制器的时序。 本文选用的dsp为adsp21062,主频为40mhz,单周期(零等待)访问存储器时,要求存储器的响应(读或写)周期小于17ns,但许多存储器或外设的响应速度没有这么快,于是就要通过加等待来延长访问时间。adsp2106x支持两种等待方式,即内等待(软等待)和外等待(硬等待)。 sja1000和can总线的连接 选择82c250作为收发器,选择6n137高速光电隔离器实现系统和can总线的隔离。其连接方法如图1所示。这种设计既能做好电气隔离,又能保证数据的传输速度。 图1 sja1000和can总线的连接
摘 要: 针对adsp2106x处理系统的开发研究,提出了一种简单易行的测试方法。该方法既可判别dsp能否正常工作,又可测试多处理器通过link口传输信息的有效性。所提的测试方法在基于adsp21062的雷达信号处理系统的调试中获得了验证。关键词 dsp 测试方法 雷达信号处理系统 adsp2106x sharc是一个适用于语音、通信和图像处理的高速32位数字信号处理器。该芯片是基于adsp21000系列dsp芯片发展起来的一个完整的单片系统,增加了一个双口片内sram,并集成了i/o设备。借助它的片内指令缓存,处理器可以在一个时钟周期内执行每一个指令。adsp2106x sharc体现了数字信号处理器的一个新的集成标准,它把一个高速运行的浮点dsp主处理器与集成的片内部件结合在一起,包括一个主机接口、dma控制器、串口和连接口。由于它处理速度快、便于dsp多处理系统的连接和通信,目前已在更多的领域获得了开发和应用 1 。但如何对基于adsp2106x的处理系统进行调试是人们在应用该芯片时必须解决的关键问题。本文提出了一种简单易行的测试方法,并在基于adsp21062的
内sram,并集成了i/o设备。借助它的片内指令缓存,处理器可以在一个时钟周期内执行每一个指令。adsp2106x sharc体现了数字信号处理器的一个新的集成标准,它把一个高速运行的浮点dsp主处理器与集成的片内部件结合在一起,包括一个主机接口、dma控制器、串口和连接口。由于它处理速度快、便于dsp多处理系统的连接和通信,目前已在更多的领域获得了开发和应用 1 。但如何对基于adsp2106x的处理系统进行调试是人们在应用该芯片时必须解决的关键问题。本文提出了一种简单易行的测试方法,并在基于adsp21062的雷达信号处理系统调试中获得了成功,验证了该方法的可行性。 1 雷达信号处理系统设计简介 我们应用adsp21062处理器设计了一个雷达信号处理系统。此系统可以独立地进行工作,也可通过link口与其它dsp进行通信。adsp21062利用jtag接口与ez-ice仿真器连接,实现对系统的仿真和测试。系统的电路结构见图1。 ez-ice仿真器应用ieee1149.1 jtag测试标准,监视和控制目标板处理器的工作。ez-ice仿真器的测试头通过一个14针的连接头与目标板处理器
信号的解扩接收框图见图3。其中fpga在i信道接收的同步时钟控制下对q信道进行多进制相关解扩运算,是接收机电路的核心单元。考虑到在高速分组无线网环境下要进行相干接收非常困难,我们采用了最佳非相干接收原理进行多进制正交码解扩运算。其中,多路相关解扩运算部分结构复杂,资源消耗量大,是fpga实现的最主要工作。 图3中的多进制解扩单元是接收机的核心单元,完成了最佳非相干运算的核心部分。运算量大,用软件方法很难实现。经评估我们发现,采用ad公司最新的dsp器件adsp21062也只能实现其运算量的1/3左右。我们用一片altera公司的flex10k100实现了并行相关解扩算法实现的三种方案:串行fht法、并行fht法、并行积分法。 图4是并行fht方案的实现原理图。经统计内部逻辑资源约占用70%,i/o脚占用10%左右,布线资源占用60%左右。 系统收发两端经中频对接,多进制正交扩频通信系统对qpsk调制的多进制扩频信号能够进行正确解扩和解调,证明设计方案正确可行。 总之,我们项目的要求是设计和实现应用于未来高速分组无线网中
ADSP2106x SHARC是一个适用于语音、通信和图像处理的高速32位数字信号处理器。该芯片是基于ADSP21000系列DSP芯片发展起来的一个完整的单片系统,增加了一个双口片内SRAM,并集成了I/O设备。借助它的片内指令缓存,处...
摘 要: 针对ADSP2106x处理系统的开发研究,提出了一种简单易行的测试方法。该方法既可判别DSP能否正常工作,又可测试多处理器通过Lin...
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