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看成输入数据时钟。该信号除了用来同步外，还可以指示输入数据是i路还是q路(1表示i路，o表示q路)。连续模式只支持12bit字长。图2和图3分别示出二种输入模式的时序关系，其中internal i和internal q为数据分离所产生的并行i和q数据流。 3 在pd雷达回波模拟器中的应用 3.1 硬件组成 本系统由adi的qdu ad9856、dga ad8369、tsl01型dsp及altera公司的ep1k30型fpga组成，结构框图如图4所示。 在图4中，ts101产生正交i和q2路雷达回波数据，tsl0l通过外部总线将ad9856和ad8369的配置信息写入ep1k30。由于ad9856要求的配置信息是串行写入的，因此，需在ep1k30内将ts101送出的并行指令变为串行指令，并按照ad9856时序要求送入ad9856。将ad9856配置好后，tsl01以dma方式将正交i和q2路雷达回波数据通过数据总线送至ad9856，ad8
电路。在某些应用中，通常要求dsp、mpu、mcu和pld必须迅速从省电的睡眠或待机状态进入全工作模式。该系列ldo的瞬态响应如此之快，足以满足上述应用的需要。此外，为了节约系统功耗，这三个ldo系列的所有成员都具有125μa的满负载静态电流。而当稳压器截止时，静态电流可降至1μa以下。 3 tps75925在信号处理系统中的应用 3.1 系统供电电路 本信号处理系统采用adi公司的adsp ts101s芯片构成多片仿真雷达接收信号处理系统，系统主要由六个dsp、一个cpld（altera公司的ep1k30）、一个tps75925、六个reg1117a_1.2组成。在以往使用max1951的经验基础上，经过多方面的设计考虑，本系统采用ldo器件tps759xx系列芯片中的tps75925来进行电源设计。从表1可以看出，在tps759xx系列中，tps75925可以输出2.5v的固定电压。系统中的dspadsp ts101s在温度为25℃，时钟cclk为250mhz时，其典型情况下的vdd（1.25v）供电电流典型值为1.2a，而vdd-io的供电电流小于137ma。实际六个dsp的供电电流小于7.
p有三个电源，其中数字3.3v(vdd_io)为i/o供电；数字1.2v(vdd)为dsp内核供电；模拟1.2v(v)为内部锁相环和倍频电路供电。系统将主机送来的5v经过tps54350得到3.3v和1.2v的电压。各片dsp的数字1.2v(vdd_a)电源各由一片tps54350供给。五片dsp内部模块1.2v(vdd_a)由同一dsp芯片的vdd(+1.2v)经滤波网络后解决。五片dsp的i/o 3.3v电源直接由主机送来的5v经过tps54350得到的3.3v统一供给，同时也提供cpld(ep1k30)的vcc_io(+3.3v)的电压。其中cpld的vcc_int(+2.5v)利用tps54350输出的+2.5v的电压来供电。本文给出了系统的供电框图，如图2所示。图3中给出了单片dsp的内核供电框图及外围电路配置。 tps54350采用的是小型16引脚htssop封装。根据以往的经验，建议设计者在设计pcb时，最好给trs54350加上散热片，电源线尽量粗。在tps54350的前后均加上了滤波网络，尽量保证得到比较合适的电压。 系统中的ep1k30产生上电复位波形
器是通过改善软件功能或编码速率来提高速度的。这种通过硬件来提高性能的方式在以往单芯片dsp上是不可能实现的。处理器具有在单个周期内对整数，浮点数据同时执行并行乘法算数运算的强大功能。同时该芯片具有低功耗，低成本等特点，满足系统的设计要求[2]。 fpga具有可编程特性，能够方便地完成我们所需要的逻辑功能。利用fpga来扩展外围通信接口，主要是扩展ttl电平的串行通信口作为系统的备用。根据完成串行通信的资源需求以及今后扩展使用的考虑，这里采用altera公司的acex1k 30（以下简称ep1k30）来完成这项工作。ep1k30可以提供119000门的资源，具有1728个逻辑宏单元，可以实现uart串口，并同时能够完成相应的译码、逻辑控制等功能[3]。 系统包含有多个传感器，这就要求处理器要扩展出多个串口。dsp芯片tms320vc33本身有串行通信口，如果直接利用dsp片上的串口资源进行串行通信，只适用于传输数据比较少，传输速率慢的场合，[ ]其软件编程比较复杂，而且控制串行通讯要占用很大的系统资源，影响传感器的实时处理功能，因此， 本系统采用了ti公司生产的４通道异步收发器
储器，这时时序产生电路仅向地址产生器提供时钟源，使其作"+1"操作，这样存储器地址递增翻转。当触发逻辑被触发后，时序产生电路使能记录长度计数器工作，并提供采样时钟作为计数时钟源。记录长度计数器到用户设定的记录长度时，时序产生电路就关断时钟开关，使存储器停止翻转，同时向pc机申请数据传输。当pc机以某种形式读取采集数据时，时序产生电路又根据pc104总线读取操作提供存储器读出地址翻转时钟，将存储器的内容按采集记录的相反顺序读出。 图1中的虚线框内包含的逻辑被集成在一片大规模高速可编程逻辑器件ep1k30内。其中触发逻辑、记录长度计数器和地址产生器密切配合使系统按设定的方式工作。触发方式由软件触发，示波器卡一经运行就自动地不断抓取波形；外输入触发需要一个外输入ttl逻辑信号，待设定的逻辑信号沿到来时产生触发；信号电平触发是根据被采集信号的幅度值到或超过设定的电平值时产生触发。信号电平触发的实现通过高速逻辑信号比较器实时监测a/d变换器的输出结果，当比较结果大于或小于设定基准值时产生触发。为了能够实现预期触发，地址产生器和记录长度计数器相互结合使用。地址产生器实质上是一个双向环形计数器，如图2所示
外围电路连接。其中的dvcc和avcc分别是数字电压端和模拟电压端，它们在接入前要经过1个去耦电路，如图4所示，每个供电电压输入引脚都要连接1个去耦电路，该电路由1只10μf和1只100nf的电容器组成。vdd、vss和vdrive同样要连接去耦电路。 ad7656的输出接到fpga中进行数字信号的滤波处理，然后再送入数字信号处理器(dsp)进行处理。用fpga控制引脚convsta／b／c、rd和cs的状态，可以用编程的方法或硬件连接的方式来实现。系统中的fpga是altera公司的ep1k30，dsp选用adi公司的ts101s。此系统的外围电路比较简单，比较容易实现，具有真正的高速、高性能数字信号采集功能。3.3应用程序举例 (1)a／d数据采集部分的初始化部分程序 4 注意事项 在绘制pcb版图时，要注意将ad7656的模拟和数字部分分开布局，并把它们放在板上的特定区域，这样可以使地层比较容易分开，使用起来比较方便。数字地层和模拟地层应该在板上的某一处连接到一起，可以用0ω电阻器，也可以使用磁珠或直接用焊锡连接。建议在布线的时候不要将数据线布在该器件的下方，因为这样做
请问，用下载线能否读出cpld中的程序？pld型号ep1k30配置芯片epc2tc32，用什么办法读出里边的程序。
我刚接触fpga,很多知识都很模糊,望各位大侠多多指教~~ 我近来在用华生出的一块fpga的板子,核心是ep1k30芯片 我编写了一个简单的a/d显示程序,但引脚的设顶上不知怎么办 没有附带的说明书 我的理解是: 只需根据引脚的各外部特性(i/o),定义各个端口 编译通过后导入测试...但一直无任何结果......~~ 何故??请大侠们不吝赐教 指正 对于初学者,还希望多提宝贵意见啊~~ 谢谢...~~
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