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地址:广东省深圳市宝安区宝民一路96号/香港九龙深水埗基隆街220号5楼528 昌鸿誉2013年-2016年被亚太区电子商会评为“十佳元器件供应商”,优质工厂客户可以申请账期
资质: VIP会员12年 、营业执照
表示为运算b)完成一次变换过程需要211个时钟周期,设置为一级(level)。每个ofdm符号解交织并且解打孔(表示为运算a)最多需要216个周期(在54mbits/s模式下),设置为一级(level)。 接收单元流水结构也分为三个阶段(stage),对应于接收算法的三级(level)。图3表示了接收单元流水结构。与发射单元相似,接收单元流水各个阶段之间也采用ram作为数据交换的接口,三个阶段采用并行工作方式。 4. 设计的实现 本文设计采用vhdl语言[5]实现,选用altera公司epxa10f1020c1型号的fpga。设计过程使用synplify7.3.1进行综合,quartusii 4.1进行布局布线,modelsim se 5.7e进行功能仿真和时序仿真。 设计结果中,ifft/fft模块占用1637个logic cells,解卷积模块占用2877个logic cells。整个数字基带处理器(不包括时钟同步和信道估计模块)占用约6k个logic cells,占用存储单元约32kbits,存储单元共使用了47个esb。 图4表示系统的仿真结果。bit_bus1表示编码过程总线;iff