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多路数据采集系统中FIFo的设计
摘要：首先介绍了多路数据采集系统的总体设计、fifo芯片idt7202。然后分别分析了fifo与cpld、ad接口的设计方法。由16位模数转换芯片ad976完成模拟量至位数字量的转换，由atera公司的可编程逻辑器件epm7256a完成对数据的缓存和传输的各种时序控制以及开关量采样时序、路数判别。采用fifo器件作为高速a／d与dsp处理器间的数据缓冲，有效地提高了处理器的工作效率。随着数字信号处理芯片dsp技术的发展，信号处理的速度越来越快，容量越来越大，为了配合不同时钟域之间的数据传输，必须使用fifo来达到数据匹配的目的，从而提高系统性能。 1 系统的总体设计系统主要由信号采集电路ad，fifo，cpld和ti公司数字信号处理芯片tms320c25409组成。可以采集32路模拟量，64路开关量。接收到的模拟信号首先要通过运放放大、采样、然后通过模拟电子开关、再实现a／d转换，转换的数据经fifo送至dsp处理，cpld负责控制数据采集、a／d转换和数据读写的时序。系统结构框图如图1所示。系统中使用了2片高速a／d转换芯片ad976，ad976是ad公
基于EASY 嵌入式PLC 芯片构建现场总线ETS系统
，通讯速率160k。我公司的tsi系统使用的mvcan－2 can应用层协议是一个多主结构的协议，通讯速率可以是10k、125k、250k和500k。由于协议不同，tsi系统并不能直接使用easy 嵌入式plc 芯片的can接口与其通讯。为解决这个问题，将ets控制模块设计成双cpu结构。使用8位mcu p89v51rd2和独立can控制器sja1000扩展出另一个can通讯口，在该通讯口加载mvcan－2协议，实现与tsi系统的连接。p89v51rd2和easy 嵌入式plc 芯片之间通过两片idt7202交换数据。idt7202是一种双端口的fifo（先入先出）缓冲器，内部有1024×9位fifo ram。二、硬件实现以下是主要硬件设计框图：580)this.width=580" border=0>p89v51rd2通过地址、数据和写信号线连接到其中一片idt7202的写入端口，并通过地址、数据和读信号线连接到另一片idt7202的读出端口；嵌入式plc 芯片只有通用io引脚，没有地址、数据和读写信号线，只能用通用io来模拟读写操作。具体做法是将嵌入式plc 芯片的p1口当作1个8位数据端口分别
SEP3203处理器的FPGA数据通信接口设计
中。由于数据写满fifo的时间大于fpga处理数据的时间，所以整个系统实现了流水线操作。 1系统的总体设计[1-2]系统硬件主要由信号采集模块、fifo、fpga和sep3203处理器组成。信号采集模块主要包括信号接收器和a／d转换模块。接收到的信号首先要通过ne5534进行放大，ne5534采用±5 v供电。图1为系统总体框图。系统中的a／d转换芯片使用了adi公司的ad1672，它采用4级流水线结构，在3 msps采样速度下精度为12位。fifo选用了idt公司的idt7202。它具有输入和输出两套数据线，独立的读／写地址指针在读／写脉冲的控制下顺序地从双口fifo读／写数据，读／写地址指针均从第一个存储单元开始，直到最后一个存储单元，然后又回到第一个存储单元。为了支持9位数据宽度的存储，系统采用了2片idt7202将数据宽度扩展为16位，共使用了4片idt7202实现了fifo的协同工作。在系统工作时，idt7202内部的仲裁电路通过对读指针和写指针的比较，相应给出fifo的空(ef)和满(ff)状态指示；fpga可以根据所获得的fifo状态标志控制fifo的读／写
多端口存储器在多机系统中的应用
裁协议。下面的实例将介绍这种方法。 2.fifo的工作原理 fifo（first in first out）全称是先进先出的存储器。先进先出也是fifo的主要特点。 20世纪80年代早期，fifo芯片是基于移位寄存器的中规模逻辑器件。容量为n的这种fifo中，输入的数据逐个寄存器移位，经n次移位才能输出。因此，这种fifo的输入到输出延时与容量成正比，工作效率得到限制。为了提高fifo的容量和减小输出延时，现在fifo内部存储器均采用双口ram，数据从输入到读出的延迟大大缩小。以通用的idt7202为例，结构框图如图4所示。输入和输出具有两套数据线。独立的读写地址指针在读写脉冲的控制下顺序地从双口ram读写数据，读写指针均从第一个存储单元开始，到最后个存储单元，然后，又回到第一个存储单元。标志逻辑部分即内部仲裁电路通过对读指针和写指针的比较，相应给出双口ram的空（ef）和满（ff）状态指示，甚至还有中间指示（xo/hf）。如果内部仲裁仅提供空和满状态指示，fifo的传输效率得不到充分的艇。新型的fifo提供可编程标志功能，例如，可以设置空加4或满减4的标志输出。目前，为了使容量得到更大提
一种应用于虚拟示波器的双通道数据采集系统设计
品质，所以需要专门为其设计高速、高精度的数据采集系统。 1 系统总体设计方案本数据采集系统的总体结构如图1所示。模拟信号经过多路选择开关cd4051选通后进入信号调理电路，先经过两片放大倍数可自动设定的ad526适当放大，然后进入采样保持模块。采样保持电路由lf398芯片完成，它的逻辑输入引脚与ad574的状态转换引脚通过一个非门进行连接，这样就实现了采样状态与保持状态的自动转换，无需单片机进行控制。信号经过采样保持电路后进入ad574进行模／数转换，转换后的数据存放到高速缓存芯片idt7202中，单片机通过查询缓存器的标志位，执行向其写入数据或者从中读出数据命令。当数据存满时，从idt7202中读出数据并将它写入ch372，再通过usb将数据上传至pc机进行相关调理与显示。 1．1 信号调理电路为了保证高精度的模／数转换结果，要求输入信号接近a／d模块的满量程值。信号调理的作用是使输入信号满足a／d转换器的幅度要求，同时也扩大了输入信号的幅度范围。比如大信号必须经过适当的衰减，以免因为幅度过大而损坏电路中的元器件或引起信号失真。而小信号又需要适当的放大，否则采集

旋转机械振动检测装置数据采集的实现
ct14进一步整形后作为锁相环的输入信号；由锁相环电路实现倍频。为了实现fft分析，在一个周期内采集2 n个数据，本设计中n取为6，也即是在一个周期内采集64个数据。分频器的输出信号clk_64由cpld产生。锁相环的输出信号clk64实现a／d的采样控制。本电路可以保证在有键相位的情况下，信号采集的第一起点在以键相位为基准，旋转360°／64点的位置上（因系统每周期采样64点）。1．3 软件实现图3是本系统通过cpld实现整周期采样的波形仿真图。实验中a／d选用max1292，fif0选用idt7202。根据max1292的采样时序和fifo的写时序，在cpld中采用moore有限状态机来实现对时序的控制。re－set为系统的复位信号，clk64为转速信号的64倍频；global_clk为cpld的时钟信号；ff为fifo的满标志位；ad_data为写入a／d中的控制字节；ad int、ad_wr、ad_rd、ad_hben、ad_cs为a／d的相关控制信号：ad_start为启动a／d采集信号，由mcu发出。ad_channel为a／d的通道选择控制字，硬件电路上用两位开关来实现单通道、双通

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