idt72v231供应商_idt72v231中文资料_idt72v231PDF下载地址价格行情【维库电子市场网】

idt72v231供应商优质现货

更多>

供应商
产品型号
服务标识
数量
厂商
封装/批号
说明
询价

深圳市昴泽电子有限公司
IDT72V231
7894
原厂代理
-/22+
深圳贸泽，最新到货，原厂渠道，只有原装

深圳市昌和盛利电子有限公司
IDT72V231
12520
IDT原装正品专卖价格
-/NEW
专注原装正品现货价格量大可定欢迎惠顾(长期高价回收...

深圳市辉华拓展科技有限公司
IDT72V231
23031
IDT
PLCC32/21+
原厂原装现货

深圳市泽芯微科技有限公司
IDT72V231
-
IDT
-/-
-

深圳市科维诗电子有限公司
IDT72V231
23031
IDT
PLCC32/21+
原厂原装现货

艾润（香港）电子有限公司
IDT72V231
17000
IDT
PLCC/13+
原装部分现货量大期货

深圳市泰沃丰电子科技有限公司
IDT72V231
200
IDT
-/00+
-

深圳市芯翰半导体有限公司
IDT72V231
8900
IDT
-/23+
只售全新原装

idt72v231PDF下载地址

序号元器件名功能描述生产厂商资料下载
IDT72V231 3.3 VOLT CMOS SyncFIFO? IDT IDT72V231PDF下载
IDT72V231L10 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT IDT72V231L10PDF下载
IDT72V231L10 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT [Integrated Device Technology] IDT72V231L10PDF下载
IDT72V231L15 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT IDT72V231L15PDF下载
IDT72V231L15 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT [Integrated Device Technology] IDT72V231L15PDF下载
IDT72V231L20 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT IDT72V231L20PDF下载
IDT72V231L20 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT [Integrated Device Technology] IDT72V231L20PDF下载
IDT72V231L10J 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT IDT72V231L10JPDF下载
IDT72V231L10J 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT [Integrated Device Technology] IDT72V231L10JPDF下载
IDT72V231L15J 3.3 VOLT CMOS SyncFIFO⑩ 256 x 9, 51... IDT IDT72V231L15JPDF下载

idt72v231价格行情

更多>

历史最低报价：￥0.0000 历史最高报价：￥0.0000 历史平均报价：￥0.0000

型号厂家封装批号数量日期价格

idt72v231中文资料

idt72v231中文资料

基于TMS320C6x11系列DSP的图像获取方案
，需要增加一些外部逻辑来调整它们之间的时序。本方案中采用的fifo一一idt72v23，是标准的同步fifo，具有两个独立的读写时钟——rclk、wclk;同时还具有读写控制信号wenl、wen2、ren1和ren2。对于本设计而言，要求dsp从fifo中将数据读出，故关键考虑dsp对idt72v23l的读时序。图2是idt72v31数据读出的时序。图2中，tens为ren1(ren2)的最短建立时间(setup)，tds为数据的最短建立时间(setup)。由图2可以看出idt72v231与一般sram读时序的一个很大区别是：当rclk上升沿到来以后，需要有一个比较长的延时ta才会有有效数据出现在总线上。此前一段时间内总线上的数据是不稳定的，并且该延时最长可达到12ns。但是对于tms320c6x11而言，数据的读入是在are信号的上升沿完成的，故这里设计的主要问題是fifo的rclk时钟怎样提供。本设计中采用的解决办法如下： rclk=!(are) ren1&ren2=cex+aoe+address 也就是说，rclk是由dsp的are信号
用DSP技术从模拟视频信号中获取数字图像
无缝接口，需要增加一些外部逻辑来调整它们之间的时序。本方案中采用的fifo一一idt72v23，是标准的同步fifo，具有两个独立的读写时钟——rclk、wclk；同时还具有读写控制信号wenl、wen2、ren1和ren2。对于本设计而言，要求dsp从fifo中将数据读出，故关键考虑dsp对idt72v23l的读时序。图2是idt72v31数据读出的时序。图2中，tens为ren1(ren2)的最短建立时间(setup)，tds为数据的最短建立时间(setup)。由图2可以看出idt72v231与一般sram读时序的一个很大区别是：当rclk上升沿到来以后，需要有一个比较长的延时ta才会有有效数据出现在总线上。此前一段时间内总线上的数据是不稳定的，并且该延时最长可达到12ns。但是对于tms320c6x11而言，数据的读入是在are信号的上升沿完成的，故这里设计的主要问題是fifo的rclk时钟怎样提供。本设计中采用的解决办法如下： rclk=!(are) ren1&ren2=cex+aoe+address 也就是说，rclk是由dsp的are