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mhz,由fpga提供。信号由ain管脚输入,d0~d7输出转换后的8位二进制数据。stby和three-state脚接地,以保证芯片正常工作。clapmin接地,把消隐电平钳位为0电平,其电路如图4所示。 图4 a/d转换电路 2.4 信号发送部分 由fpga处理后的数据要通过光纤发送,不需先将并行数据转换为串行数据,再将串行数据转换为光信号。 2.4.1 并/串转换 电路采用串化器ds92lv1023集成芯片实现,电路如图5所示,其对应接收端由解串器ds92lv1224集成芯片完成。ds92lv1023可以将10位并行数据转换为串行差分数据流,该差分数据流可以由ds92lv1224还原为10位的并行数据。这一组芯片内部有锁相环,可以为数据输出自己匹配时钟。串化器lv1023参考时钟选为32mhz,数据在该时钟频率下输入,其芯片内部匹配产生数据输出时钟,每一个10位并行数据转换为12位串行数据,其中多出一个起始位和一个终止位,所以有效频率为320 m.解串器的参考时钟定为16mhz,以满足数据传输需求。 图5 并/串转换电路图 由于视频信号是实时不断