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基于PCI总线的高速噪声检测系统
#。在max 1446完成一个a/d转换后，使目标设备准备好信号lrdyi#有效，表明数据已经在数据线上，通知主设备可以从数据线上读取数据了。由于max 1446的数据转换时间需要5.5个时钟周期，因此采用一个模6计数器作为控制电路，以保证在数据转换完成后，才产生lrdyi#。数据采集卡原理图数据采集卡原理图如图2所示。对原理图有以下几点说明。 (1)设计中采用9052的非复用模式，因此将mode接地，所以9052的lad[31..0]上只有数据信息，而其地址信息在la[27..0]上，又由于max1446的转换位数为10bit，因此将该10位输出数据d[9..0]连接到pci 9052的lad[9..0]，而lad[31..10]接地。(2)a/d变换器max 1446的时钟频率可高达60mhz。在设计中将pci总线时钟(33mhz)作为a/d的时钟信号，从而简化了a/d的时钟电路。为了保证lrdyi#信号的产生同max 1446的转换同步，模6计数器的时钟信号也采用pci总线的时钟信号。(3)数据采集的速率的控制是通过上层的软件完成的。在设计中，将pci 9052的局部总线端的输出信号cs0#
基于PCI总线的高速噪声检测系统(图)
446完成一个a/d转换后，使目标设备准备好信号lrdyi#有效，表明数据已经在数据线上，通知主设备可以从数据线上读取数据了。由于max 1446的数据转换时间需要5.5个时钟周期，因此采用一个模6计数器作为控制电路，以保证在数据转换完成后，才产生lrdyi#。数据采集卡原理图数据采集卡原理图如图2所示。对原理图有以下几点说明。 (1)设计中采用9052的非复用模式，因此将mode接地，所以9052的lad[31..0]上只有数据信息，而其地址信息在la[27..0]上，又由于max1446的转换位数为10bit，因此将该10位输出数据d[9..0]连接到pci 9052的lad[9..0]，而lad[31..10]接地。 (2)a/d变换器max 1446的时钟频率可高达60mhz。在设计中将pci总线时钟(33mhz)作为a/d的时钟信号，从而简化了a/d的时钟电路。为了保证lrdyi#信号的产生同max 1446的转换同步，模6计数器的时钟信号也采用pci总线的时钟信号。 (3)数据采集的速率的控制是通过上层的软件完成的。在设计中，将pci 9052的局部总线端的输出信号

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