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    一步整形。在评估板上,为了提高上升和下降速度,我们采用一个中心抽头的变压器提升输入时钟幅度,然后再用二极管将摆幅限制在1.4vp-p。对于单端时钟,边沿应尽量陡,并且满足数据资料规定的最高和最低电压要求,即逻辑高电平为0.8vdd (最小),逻辑低电平为0.2vdd (最大)。时钟共模电压(1/2vdd)由内部提供。推荐的接口电路/驱动器逻辑:任何逻辑系列,包括cmos、lvpecl和lvds,都可用于驱动时钟输入。对于要求特别高的高频输入信号应用,建议采用非常高速的lvpecl时钟分配电路,如max9320 pecl缓冲器。 (引脚23-26, 61-63, vdd):最好将0.1µf的旁路电容放在器件引脚旁。 (引脚27, 43, 60, ovdd):最好将0.1µf的旁路电容放在器件引脚旁。 数据线b (引脚28-41)和数据线a(引脚44-58):对于数据输出引脚,应尽量缩短从adc到缓冲器或负载ic的走线长度。串联电阻尽可能靠近adc放置,为确保最佳性能,应考虑>10pf的总负载电容。缓冲器或负载ic有一个背向max12557 ep地的实地,对于实

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