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低噪声12 GHz微波小数N分频锁相环的设计
电路功能与优势该电路是低噪声微波小数n分频pll的完整实现方案，以 adf4156 作为核心的小数n分频pll器件。使用 adf5001 外部预分频器将pll频率范围扩展至18 ghz。采用具有适当偏置和滤波的超低噪声 op184 运算放大器驱动微波vco，在12 ghz下可实现完全低噪声pll，经测量积分相位噪声为0.35 ps rms。该功能通常用于产生本振频率(lo)，适用于微波点对点系统、测试与测量设备、汽车雷达等应用和军事应用。图1. 低噪声微波小数n分频pll（简化示意图：未显示去耦和所有连接）电路描述图1显示的是电路的框图。该电路选择了synergy microwave 公司的12 ghz vco dxo11751220-5 ，当然，只要环路滤波器经过适当重新设计，4 ghz至18 ghz范围内的任何vco都可使用。与大多数微波vco一样，synergy vco具有0.5 v至15 v的宽输入调谐范围，这要求在低电压adf4156电荷泵（最大输出为5.5 v）与vco输入间采用有源pll环路滤波器。op184由于噪声性能佳，且具有轨到轨输入
介绍高压VCO的一些替代方案
导致终端设计发生严重问题。ivr决定输入引脚上最大/最小信号与正/负供电轨之间所需的间隙。对于采用±15 v电源供电的早期运算放大器，典型ivr为±12 v。后来加入了缓慢的横向pnp输入级，使得ivr可以包括负供电轨，从而提供单电源工作能力。虽然任何运算放大器均能采用地和正电源供电，但必须注意输入与供电轨的间距。表1. 建议在pll有源环路滤波器中使用的运算放大器运算放大器的选择取决于应用。如果pfd杂散远离环路带宽，则可以选用双极性结型晶体管输入（bjt）运算放大器，如op184或op27等。环路滤波器将会很好地衰减bjt的高输入偏置电流所引起的pfd杂散，而且pll可以充分利用bjt运算放大器的低噪声电压密度特性。如果应用要求较小的pfd与环路带宽比，则应折衷考虑噪声与杂散水平；ad820和ad8661可能是较佳选择。值得注意的是，虽然有源滤波器往往会增加pll的噪声，但它能够充当缓冲器，在一些特定应用中具有无源滤波器所不及的性能优势。例如，如果vco调谐端口的泄漏电流较高，导致pfd杂散较高，则可以使用运算放大器来降低杂散水平。运算放大器的低阻抗输出可轻
ADF4157在数字预失真时钟方案中的应用
试结果 2. 3. 1 adf4157相位噪声仿真相位噪声是影响频率合成器性能的重要指标，主要来自锁相环各组成部分的相位噪声，分别为vco相位噪声，参考输入频率相位噪声， pll芯片相位噪声，环路滤波器相位噪声。根据数字预失真系统上下变频本振频率要求， vco 输出频率2 482. 44mh z，参考输入频率为181. 44mhz，鉴相频率2. 835mhz，由于vco控制电压( 14 v)超出了vp电压( 5 v) ，所以锁相环环路滤波器采用有源滤波器，放大器为op184，环路带宽选择为84 kh z，vco 选择scd160 ( umx??160??d16 ) 通过ad isimpll软件仿真如图4。图4 相位噪声。可以看出，在低的偏离频率处，参考源的噪声是频率合成器输出噪声的主要来源，在高的偏离频率处， vco相位噪声成为影响频率合成器总的相位噪声主要因素，在10 kh z时总的相位噪声为- 89. 256 0dbc /h z，性能较好。 2. 3. 2 adf4157锁定时间仿真影响锁相环频率合成器锁定时间最主要的

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单电源操作；宽带：4MHz；低失调电压：65μV；单位增益稳定；高转换率：4.0V/μs；低噪声：3.9nV/√Hz

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