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  • 40纳米500MHz DSP核心的时钟设计与分析

    上设计可能已足够准确,但若用于40纳米设计则还需要在rgc之前执行精确的详细布局和高强度全局布线,这样才可确保到时rgc时有准确的时序信息来调整时钟偏斜。 rgc后,建议再进行一次详细布局和高强度全局布线来完成rgc中新添加的时钟偏斜缓冲器的布局,这样才能为cts后进一步时序优化提供必要时序信息。 时钟串扰规避 在本文中,一直使用非默认时钟网路规则来降低串扰影响。如下所示,选择较高met层进行时钟网路布线: rule layer preference mn clock /sr70 rule layer preference mn+1 clock /sr70 我们一直建议采用具有2倍宽和3倍间距的ndr(non-default rule)来降低耦和度。事实证实,这对ptsi有很大帮助。微捷码工具中所定义的非默认规则。这种规则只应用于met3及更高层,同样还只应用于时钟网络中非叶级网路。 时钟分析 时钟分析是采用已开发的脚本,产生时钟树分布指标,*估时钟树的结果质量(qor)。 rc分布扩展 rc延时分布是可用以改善设计期间时钟树鲁棒性的

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