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E1成/解帧器的设计
形成的数字系列，称为准同步数字系列（pdh）[1]。虽然同步数字系列（sdh）正逐步取代pdh，但pdh 设备以低廉，灵活的特点仍然发挥着它的作用[2]。 1.帧结构符合g.704 标准的e1 帧结构如图1 所示，每基本帧由32 个路时隙（ts0~ts31）组成，分别分配给30 个话音数据流和相应辅助信息。每个路时隙由8bit 码组成，基本帧帧频为8k，而每16 基本帧（f0~f15）构成一个复帧，故每个复帧共由4096 比特组成。复帧结构中的ts1~ts15，ts17~ts31 分别用来传30 个64kbit/s 数字信息的数据时隙，而ts0 和ts16 用来传各种辅助信号，下面分别介绍。在一个复帧中，基本帧可以分为两类：奇帧和偶帧。奇帧和偶帧的区分是通过ts0 的第2bit 来区分的，奇帧的bit2 为‘1’。偶帧ts0 时隙的bit2~bit8 是用来传基本帧对准信号fas 的。g.704 协议规定帧对准信号fas 为“0011011”。整个复帧又可以看成由两个crc-4 校验快构成，前8 个基本帧为第一校验块，根据协议要求的方式对其进行
基于FPGA的HDLC转E1传输控制器的实现
hdlc数据就要分接到m路e1信道中传输，接收端再把m路e1信号合路恢复出hdlc数据，m路e1信号如果传输路径不同，肯定会导致不同的延迟，本系统设计时，允许各路e1信号的最大延迟为64ms。系统e1帧结构设计本系统中的e1码流的帧结构可以参照ccitt g.732、g.704或g.706建议给出的pcm基群30/32路系统帧结构得到，但又有所不同。信息位的组成本系统所要传输的净负荷(信息位)是n×64kbps的hdlc数据，标准e1中的ts16信令时隙与ts1~ts15及ts17~ts31共31个时隙可以传送净负荷。所以，n和m满足关系式n≤31×m。对于最大情况，即n=124，m=4时，净负荷占用31个时隙。当n<124，以至不能填满所有31个时隙，则固定填入无效位‘1’。ts0时隙的设计考虑到系统要能实现将一路n×64kbps的hdlc数据按比特分接在m路e1信道中独立传输，并在接收端通过合路正确恢复出此数据，合路过程要求m路e1信号完全同步，而实际线路中各路之间有不同程度的延迟，这就要求系统具有延时缓冲能力。在此期间利用一个存储器对数据进行缓
基于Xilinx FPGA的千兆以太网及E1信号的光纤传输
调整后的e1信号形成16b并行数据，再经过16b/20b编码形成2.5gb/s的数据流送入到光接口单元，光接口单元完成光/电转化，实现信号的光纤传输。系统框图如图1所示。图1 系统构成框图 e1接口单元的设计在e1信道中，一般每8位组成一个时隙，32个时隙组成一个帧，16个帧组成一个复帧。在一个帧中，ts0主要用于传送帧定位信号（fas）、crc-4（循环冗余校验）和对端告警指示，ts16主要传送随路信令（cas）、复帧定位信号和复帧对端告警指示，ts1～ts15和ts17～ts31共30个时隙则用来传送话音或数据等信息。如果采用公共信道信令（ccs）模式，ts16就失去了传送信令等信号的用途，ts1～ts31共31个时隙可传送话音或数据等信息。如果采用无帧模式，e1信道将不成帧，而作为一个透明的话音或数据等信息传输通道。一个e1信道可传送n个64kb/s的话音或数据等信息通道。在随路信令（cas）模式，n为1～30；在公共信道信令（ccs）模式，n为1～31，而在无帧模式时，n为32。发送方向：e1信号首先经过接口变压器，然后送入单/双变换电路，完成单双
基于Max+ PlusⅡ 的PCM30 /32路系统仿真
系统的码速率为： fs= 8k×32 × 8= 2. 048 mb/ s以上帧结构的同步码及信令比特如下: ( 1) 偶帧( f0，f2,… ，f14) 的t s0 用于传送帧同步码，码型为0011011。 ( 2) 奇帧( f1，f3，…，f15) 的t s0 中的1 b 用于传送帧失步码。当帧同步时，a1= 1，失步时a1= 0，其他比特为国内通信用。 ( 3) 每一子帧ts0 的第一比特用于crc 校验，不用时固定发“ 1”。 ( 4) ts1~ ts15 及ts17~ t s31 共30 个时隙用于传送第1 路至第30 路信息信号。 ( 5) t s16 用于传送复帧同步信号、复帧失步信号及各路信道( 挂机、占线等) 信号。由pcm 的帧结构可知，pcm 基群的时序是时钟及帧时序发生器控制的，其原理框图如图2 所示。图中的pcm 编码由单片pcm 编码器完成，码型变换器即nrz 码 hdb3 码变换器。将变换后的双极性信码送到数字调制器或多路基群复接器，复接成高次群后送到数字调制设备或光通信设备。图2 pcm30/ 32 基群系统原

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