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。对甚低比特率应用来说,尺度可变性是一个关键的因素,因为它提供了自适应可用资源的能力。例如,这个功能允许使用者规定:对具有较高优先级的对象以可接受的质量显示,第二优先级的对象则以较低的质量显示,而其余内容(对象) 则不显示。对于监控系统来说,在绝大部分时间内,监视画面的背景都保持不变,因此在要求低比特率时,对于监视画面的背景部分可以以较低的质量显示,且不会影响整个画面的效果。本系统采用mpeg - 4 压缩标准,在实现上选择硬压缩和硬解压, 所用的压缩解压芯片为vweb公司的vw2010 芯片。 2 硬件设计原理 2.1 vw2010 芯片的主要特点 vw2010是vweb公司开发的实时mpeg-4音视频压缩/ 解压芯片(codec) 。该芯片具有以下主要特点: (1) 单片集成3 个信号处理/ 控制单元,包括一个视频编码(压缩) 器、一个视频解码(解压) 器和一个片内cpu(内部扩展一个音频编码dsp、一个音频解码dsp、一个多路复合单元和一个多路解复合单元) 。 (2) 为了达到可编程、高性能和低功耗,每个信号处理/ 控制单元都是由一
目前，视频监控已步入了全数字化的多媒体网络时代，在这一开发背景下，文章详细介绍了基于vw2010编解码芯片、fpga和嵌入式cpu设计的嵌入式mpeg-4 dvr监控系统的设计方式，并在此基础上进一步介绍了vw2010芯片的应用。关键词：嵌入式cpu；fpga；dvr；mpeg-4； 1引言 随着网络带宽、计算机处理能力和存储容量的快速提高，以及如mpeg-4、h.264等各种视频编码技术的涌现，从而使嵌入式dvr网络监控系统得以迅速发展与普及。 mpeg-4标准[1]采用基于对象的编码理念，支持内容的可分级性，并具有基于内容的交互性、高效的压缩性和通用的访问性等特点。mpeg-4提供了易出错环境的鲁棒性，来保证其在许多无线和有线网络及存储介质中的应用。因此，在嵌入式多媒体网络监控系统中采用mpeg-4视频压缩技术不仅能够获得其在视频处理方面的诸多优势，而且有利于网络的实时传输及硬盘存储，实现真正意义上的网络远程实时监控。 文章针对实际需求，提出了采用vw2010编解码芯片为核心的嵌入式mpeg-4 dvr监控系统的设计方案，详尽介绍了系统的设计原理和vw2010
一种dvr设计的硬件实现方案及与主要软件的接口。该设计利用嵌入式x86cpu实现系统控制以及利用专用芯片实现了mpeg-1、-2、-4的音视频编解码，适合于中低端dvr的开发。 传统的模拟录像技术与数字录像技术相比，使用视频磁带录制方式的模拟系统图像质量更差，而且反复使用会进一步降低其图像质量，而且它的存储容量也更小。目前，虽然有几家公司推出了数字视频录像机(dvr)，但是主要面向高端用户，市场售价过高很难形成突破，而dvr产品的真正成熟也需5年左右的时间。本文介绍的dvr设计方案以vw2010及snx601为核心，具有系统结构简单、成本低廉、接口丰富等特点，并能加速系统的开发。 该嵌入式解决方案在消费类产品及中、高端视频监控领域具有较广阔的应用前景。 系统的组成 该系统硬件设计如图1所示。系统中虚线框部分为可替换或精简的部分。该dvr系统硬件的核心是：vw2010 mpeg编解码asic芯片及snx 601嵌入式x86 cpu。 其中，vw2010是实时mpeg-1、-2和-4音视频系统编解码芯片(同时压缩、解压或编码、解码)，完全兼容is
要占用非常高的带宽。如果需要进行长时间的录像、存储，必须在保证在一定图像质量的前提下通过压缩技术尽量降低视频资料的码率，减少需要存储的数据量，以满足更长时间的存储要求和减少成本，同时也可以更好的满足网络监控的要求。目前在网络监控、视频点播等产品应用中，mpeg-4格式的视频压缩算法较为流行，其码率一般在数百kbps到1mbps左右。 视频压缩算法的效率决定了监控产品的图像质量和应用前景。要实现成熟的编解码算法，需要投入大量的研发资源，而采用相应的编解码asic芯片则可以避免软件算法方面的投入。 vw2010是实时mpeg-1、-2和-4音视频系统编解码芯片(同时压缩、解压或编码、解码)，完全兼容iso/iec-11172-2、iso/iec-13818-2、iso/iec-14496-2和itu-t h.263(基线)。视频编码部分接收未压缩的itu-r.bt.656数字视频信号。它将输入和压缩的视频转换为mpeg-1、-2、-4或h.263格式。 其音频编码部分接收双通道分立的i2s数字音频格式数据并具有输入滤波功能，它可将每路音频转换为mpeg-1、mpeg-2、mp3、aac或ac-3音频格
统的需求。图3 mips通过内部的flashc和sdramc实现对外围flash和sdram的控制，其中sdram的数据地址线要与外部总线控制接口(ebusi)连接，flash的数据地址线连接到对应的flashc的数据地址端口。mips通过pci总线控制器(pcic)控制其他pci接口设备，其控制原理图如图2所示。2．2 mpeg-4解码系统设计解码系统实现mpeg-4硬解码，将pci总线传来的视频码流转换成电视信号输出。此部分关键是解码芯片选择及相关电路的设计。解码芯片采用vweb公司的vw2010 a／v／s编解码芯片，它可以实现mpeg—1、mpeg-2、mpeg-4和h．263的视频编解码，可以编恒速码流或变速码流，码流速率为22．5kbps～15mbps，编解码能同时进行，可实现codec、转码功能，还可以进行mp3、aac、ac-3和g7xx等多种格式的音频编解码。vw2010有pci、gpio、i2s和cdi等多种数据接口，解码输入端口有两个：host／pci port和cdi(compressdata input)port cdi port还分串行和八位并行两种输入方式。解码
摘要：在简要分析了多媒体监控系统发展现状的基础上，提出了一种基于VW2010压缩／解压芯片的多媒体压缩／解压卡的设计方案，给出了基于VW2010的多媒体监控系统压缩和解压卡的硬件结构图以及在Linux系统下VW2010的驱动程序，同时给出了在Li...
p方案众多软肋中的一个。“在其他关键技术参数指标上dsp方案也无法同vweb的asic方案相比。”陈秀蓉说，“首先，dsp的音、视频同步能力还相对较弱。其次，dsp的功耗也相对较高。以dm642为例，其工作频率为600mhz上，而vweb的asic其工作频率只有162mhz。”此外，她还指出，dsp的延迟时间为5～7秒，而asic的的延迟时间仅有0.2秒。“最后，asic方案采用了许多专有mpeg-4处理技术，通用性较强的dsp很显然在这方面还无法与其比拟。”她说。 vweb的第二款产品vw2010于2002年10月问世，这令其成为全球第一家推出mpeg-4 d1单芯片音视频编***的供应商。据称，目前全球有300多家终端厂商正在采用vweb的芯片进行量产。以ge为例，该公司的12款数字视频安防监控系统全都采用了vweb的芯片——symdec 16 dvr是其中的典型代表：这款采用了16个vw2010的终端能够实时的在所有16个通道上录制和同时解压16个d1精度的视频信号，拥有简单易用的接口；并且配置了dvd烧录机、3tb的内部存储器以及闪存和硬盘usb接口；它还是一款拥有4路ip摄像头码
sp方案众多软肋中的一个。“在其他关键技术参数指标上dsp方案也无法同vweb的asic方案相比。”陈秀蓉说，“首先，dsp的音、视频同步能力还相对较弱。其次，dsp的功耗也相对较高。以dm642为例，其工作频率为600mhz上，而vweb的asic其工作频率只有162mhz。”此外，她还指出，dsp的延迟时间为5～7秒，而asic的的延迟时间仅有0.2秒。“最后，asic方案采用了许多专有mpeg-4处理技术，通用性较强的dsp很显然在这方面还无法与其比拟。”她说。 vweb的第二款产品vw2010于2002年10月问世，这令其成为全球第一家推出mpeg-4 d1单芯片音视频编解码器的供应商。据称，目前全球有300多家终端厂商正在采用vweb的芯片进行量产。以ge为例，该公司的12款数字视频安防监控系统全都采用了vweb的芯片——symdec 16 dvr是其中的典型代表：这款采用了16个vw2010的终端能够实时的在所有16个通道上录制和同时解压16个d1精度的视频信号，拥有简单易用的接口；并且配置了dvd烧录机、3tb的内部存储器以及闪存和硬盘usb接口；它还是一款拥有4路ip摄像头码
∶0的ycbcr数字视频信号，传入sz1510音视频压缩采集芯片进行处理，将数字音视频数据转化为符合mpeg-1格式的混合影视文件，最后mpeg1数据流在arm处理器的控制下通过ide接口写入硬盘或cf卡。在工作时，arm还将不断监视相关信号，并在图像中加入相应的标志，直到接收到关机信号，系统自动结束压缩工作。 2 硬件电路设计 由于mpeg-1压缩算法需要很大的运算量，用软件实时完成比较困难，所以在本系统中主要依靠专用芯片实现对视频信号的高效压缩。目前，常用的mpeg-1压缩芯片有vw2010、w99200f、wis 7007sb等。本设计采用的是zapex公司的sz1510 mpeg-1 a/v编码芯片，自身完成音视频的同步编码，16位host接口易于与多种微处理器连接。另外，该芯片还可以直接控制视频解码芯片saa7113h、音频解码芯片ak4550vt和sdram（km416s1020ct-g10）。cpu采用philips公司的arm7tdmis内核微控制器lpc2214，通过其i/o端口控制ide接口硬盘或cf卡的数据读取和存储。 图1 数字视频记录系统结构框图 2.1
if格式的信号组合成如图3所示的一个帧输出到终端显示出来。 因为在终端显示上是要求四路视频信号同步输出的，也就是不允许出现其中一路信号已经在显示器上显示出来了，但另外一路信号还没有显示出来，也就是出现画面上一部分是黑屏的情况，所以在这种情况下，需要把四路不同的视频信号先用fpga在sdram中缓存起来，当每一路信号都在sdram中都至少存满一帧时就可以同步读出，并通过fpga内部缓存组成如图3所示的帧格式，然后输出给压缩芯片压缩后由处理器控制输出至网络，这里的压缩芯片选的是vweb公司的vw2010。图3 显示终端视频信号格式 至此，fpga要实现的功能已经非常清晰，首先把输入的四路d1格式的信号分别转换成四路cif格式的信号，然后把这四路信号分别缓存在sdram中，当sdram中每一路信号都至少存满一帧时，同步读出，读出sdram到fpga中后，经过格式的重新组合，最后组成如图3所示的信号格式输出。其中数据在sdram中的缓存控制是最重要也是最复杂的环节。下面详细介绍此fpga的逻辑设计与实现。 由上面的介绍可知，此fpga主要有三方面的接口，与tw2804的输入接口，
求vw2010开发经验非常感谢tingqian，我正在了解vweb公司的vw2010，想采用但还没有头绪，有使用过该芯片的大虾们请赐教，急死人啦
re视频芯片可以用ime6400和vw2010，传送距离需达到300~500m，好像比较困难哟
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