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  • 用XC9500 CPLD和并行PROM配置Xilinx FPGA

    行prom和fpga之间的连接提供接口,接口的任务是将从prom中读来的数据转换成串行输出,然后再将地址递增。vsprom的结构如图2所示。在处理数据的同时,vsprom还管理init和done信号。在配置期间,如果init被fpga拉低,表明出现配置错误,vsprom必须复位并等待用户将fpga复位,然后重新配置。一旦fpga的done变高,表明配置成功,vsprom就撤消rom_cs来取消prom的使能,将自己和prom与fpga隔离,并将dout设为高阻态。 在vsprom的设计中,使用xc9536pc44-10、xcv600bg432-6和一个8位的prom(at27c080)验证。 主设备串行配置时,xilinx fpga提供配置时钟(cclk)。cclk与vsprom的时钟clk_in直接相连。virtex和spartan-ⅱ支持的最大配置速率是60mhz,xc4000/spartan系列支持的最大配置速率是8mhz。然而,实际的最大配置速率还应该考虑prom的存取时间(tacc)和主设备串行输入的时间(tdsck)。 主设备串行模式下prom的频率=1/(tacc+tdsck)。 tacc

  • 用XC9500 CPLD和并行PROM配置Xilinx FPGA(图)

    行prom和fpga之间的连接提供接口,接口的任务是将从prom中读来的数据转换成串行输出,然后再将地址递增。vsprom的结构如图2所示。在处理数据的同时,vsprom还管理init和done信号。在配置期间,如果init被fpga拉低,表明出现配置错误,vsprom必须复位并等待用户将fpga复位,然后重新配置。一旦fpga的done变高,表明配置成功,vsprom就撤消rom_cs来取消prom的使能,将自己和prom与fpga隔离,并将dout设为高阻态。 在vsprom的设计中,使用xc9536pc44-10、xcv600bg432-6和一个8位的prom(at27c080)验证。 主设备串行配置时,xilinx fpga提供配置时钟(cclk)。cclk与vsprom的时钟clk_in直接相连。virtex和spartan-ⅱ支持的最大配置速率是60mhz,xc4000/spartan系列支持的最大配置速率是8mhz。然而,实际的最大配置速率还应该考虑prom的存取时间(tacc)和主设备串行输入的时间(tdsck)。 主设备串行模式下prom的频率=1/(tacc+tdsck)。 tacc

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