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寄存器来实现。telecom bus总线还提供了一些辅助信号，包括净荷指示信号（dpl[4:1]、apl[4:1]、复合时序信号（dc1j1v1[4:1]、ac1j1v1[4:1]）、净何奇偶校验信号（ddp[4:1]、adp[4:1]）等，用以方便净荷数据的输入输出。1.3 pm5313的工作时序要想正确使用pm5313，必须了解它的工作时序。下面对它的比较重要的一些工作时序做简要的介绍。1.3.1 段开销提取和接入的时序段开销的提取和接入时序十分相似，现以接入时序为例说明开销接入时序。图4 19.44mhz工作方式净荷提取时序 段开销接入时序如图3所示。其中，ttoh是20.736mhz的串行比特流，sdh帧信号中的再生段开销、复用段开销以及au指针都从此此脚接入；ttohen是段开销接入使能信号，当某一开销字节的最高比特输入时，若ttohen信号为高，则将输入字节接入sdh帧中，反之，则将芯片设公平的默认值接入sdh帧中。ttohclk是一个20.736mhz的时钟，在该时钟的上升沿对ttoh和ttohen引脚上的信号进行采样；ttohfp是帧头指示信号，它在ttohclk的下降沿更新，用
份工作状态。随时可以进行时钟的无缝切换。在功能上，本系统可以分为i/o接口模块、时钟定时模块和控制通信模块三部分。系统结构如图1所示。i/o接口模块本模块由时标选择和分频控制驱动两部分组成。时标选择部分主要完成对外部输入时钟信号的缓冲、解码，通过单片机选择其中的一路输入产生dpll的参考时标。该系统可支持2路sdh上传输的19440khz信号输入和2路g.703标准的2048khz或2048kbps的信号(支持75w和120w两种阻抗比配方式)。分频控制驱动部分对dpll给出的信号进行分频，形成19.44mhz和6.48mhz信号，根据主/备用信号控制输出。最后由驱动电路形成8路19.44mhz和10路6.48mhz的输出信号送交同步设备各单板。时钟定时模块dpll完成时钟定时模块的核心功能。dpll利用外来的时标信号，使其处于跟踪方式工作；同时也可利用单片机将控制信号送到其内部，使其运行在保持或自由振荡方式。dpll在工作的同时又给出自身的工作状态，如跟踪、保持、自由振荡、失锁、失效、丢失外标信号等情况报告，通过将这些信息送交单片机再上报给网管系统来实现对时钟系统的监控。控制通信模块此模块包括单片机
（tu3、tu12或tu11）的指针，来补偿输入和输出高阶au4管理单元同步净荷封装帧速率间的准同步关系。·在tug3基础上可以配置成tu3、tu12、tu11支持的任何合法组合。·在网管软件的控制下可对任一支中插入全0码、全1码或ndf新数据标识。·检测每一支路的lop指针丢失、ais通道告警指示、支路指针正负调整和支路弹性存储上溢下溢错误的状态，并可配置在上述事件发生时产生中断。·可以将输入和输出接口独立配置成77.76mhz的stm-4字节接口模式、19.44mhz的stm-1字节接口模式或38.88mhz的stm-1半字节接口模式。·提供一个通用的8比特微处理器总线接口来对芯片进行配置、控制和状态监控。2 mxtulpx8-5芯片结构mxtulpx8-5芯片功能模块框图如图1所示，包含有以下几个模块：一个输入和输出接口模块，一个mcu接口模块和jtag测试控制器，8个vc4处理器。当输入接口为stm-4字节接口模式时，输入的2路stm-4数据流被分成8个stm-1数据流，并被独立地输入到8个vc4处理器中。当输出接口为stm-4接口模式时，处理
在cpu总线模式下，通过cacr寄存器可以提供更多对于时钟速率适配器的控制。当“后备主时钟使能” (amcen — alternate master clock enable)控制位被置1时，时钟速率适配器被配置为后备主时钟模式。在这种模式下，时钟速率适配器不再工作于ds3、e3或sts-1时钟，而是工作于一个频率由“后备主时钟选择” (amcsel)控制位确定的时钟。作为后备主时钟，有效的输入频率是19.44mhz、38.88mhz和77.76mhz。在后备主时钟模式下，时钟速率适配器最多可以合成出三种时钟速率(ds3、e3或者sts-1)中的两种。要合成ds3和e3时钟，可将后备主时钟接入stmclk引脚。要合成ds3和sts-1时钟，可将时钟接入e3mclk引脚，时钟接入t3mclk引脚可以合成出e3和sts-1时钟。 尽管ds325x器件中amcen和amcsel[1:0]的上电默认值可能并不符合实际所施加的时钟，仍然可以在上电伊始就施加一个后备时钟到任一mclk引脚。上电
样；ttohfp引脚输出在ttohclk的下降沿刷新，指示帧头a1字节，以上四者协同作用完成段开销的接入。 1.3.2 净荷的提取/接入时序 以工作在字节telecombus模式下stm-1/au4净荷的提取为例进行介绍。 图4中dd[7:0]总线输出为19.44mb/s的stm-1净荷；dpl输出为净荷指示信号，dpl为高时表示此时dd[7:0]输出为净荷vc4，否则为段开销或auptr；dc1j1v1输出与dpl信号协同同作用以标志stm识别符c1以及高阶通道踪迹字节j1；dck输入为19.44mhz的时钟信号，dd[7:0]、dpl和dc1j1v1在dck的上升沿刷新；dfp输入为帧头指示信号。以上诸信号协同作用完成stm-1/au4净荷的提取。 1.4 中断特性 pm5342只有一个中断请求引脚intb，但是它能反映芯片内部超过200个可屏蔽中断源的中断请求。pm5342的中断管理是一种层次式结构，intb之下有顶层中断与底层中断，它们的状态都用相应内部寄存器中的相应位来反映。intb之下的各顶层中断之间、某一顶层中断属下的底层中断之间都是“或”的关系。 pm5342中断层次结
个槽位可提供高达5个先进差分交换接口(adf)或者区域2连接器。adf连接器的实例是tyco hm-zd和erni ermetzd。 时钟同步接口可以使背板上所有的槽位相互交换时序信息。它由三对冗余时钟总线组成：clk1a、clk1b、clk2a、clk2b、clk3a和clk3b。picmg3.0规范定义了每个时钟组的使用方法、频率和质量： 1. clk1a和clk1b提供冗余的8khz标准数字语音传输系统的时钟信号； 2. clk2a和clk2b为sonet/sdh网络的同步提供19.44mhz的时钟信号； 3. clk3a和clk3b是用户可定义的信号(时钟或者数据)。 每个p20 adf连接器的首两行引脚连接到6条时钟总线。总线实际上是130ω阻抗的差分pcb走线，两端用80ω电阻终结。图2说明了当三块或更多的线卡装入背板时，m-lvds驱动器和接收器如何创建一个多点的时钟分配网络。 图1：在advancedtca背板中的时钟引脚的位置 图2：连接到时钟总线的m-lvds驱动器和接收器 m-lvds概述 m-lvds(tia/eia-899)标准详细
maxim推出多速率、cdr串行器/解串器(serdes) max3886，其数据速率高达2.488gbps。max3886在单个高度集成的器件中包含了3个ic的功能(时钟和数据恢复、串行器和解串器)，可显著降低光纤入户(ftth)市场中无源光网络(pon)设备制造商的成本和功耗。因而，该器件可理想用于verizon fios等ftth装置中的光网络终端(ont)。 为提高设计灵活性，max3886采用maxim专有的cdr技术，可在使用19.44mhz低成本smd晶体或外部lvcmos时钟源作为频率参考时，仍然能够提供最佳的抖动容差特性，以支持向前纠错。另外，上行速率可以配置为与下行速率相等(对称工作方式)或下行频率的因数(非对称工作方式)。 max3886采用3.3v电源供电，工作在-40℃至+85℃扩展级温度范围。器件提供8mm x 8mm、56引脚tqfn封装。芯片起价为$9.97 (1000片起，美国离岸价)。现备有评估板，以加速设计进程。责任编辑：周继国
conductor)日前推出据称是业界首款面向sonet/sdh多业务应用的单芯片超低抖动同步器。具有丰富特性的zl30116和zl30119 pll(锁相环)据称抖动最低、尺寸最小，是用于oc-48/stm-36速率管理sonet/sdh stratum 3同步的器件。 据介绍，具有高度可编程性的zl30116和zl30119芯片产生三个独立的时钟系列，无需使用外部分频器或时钟倍频pll，可满足任何商用sonet/sdh phy(物理接口)的参考频率要求，提供很宽范围的低抖动时钟可选输出频率：19.44mhz、38.88mhz、51.84mhz、77.76mhz、311.04mhz和622.08mhz。此外，zl30116器件实现了全面主/从时钟冗余功能，内置零延迟pll功能，通过补偿外部时钟传播延迟，以满足advanced tca时钟总线严格的相位对准要求。 sonet/sdh设备使用基于数字pll的同步器在多业务交换环境中管理大量时钟。然而，大多数数字pll对于速率高于oc-3的接口会产生较大抖动，因而必须使用单独的模拟pll来“消除”噪声。多芯片或多模块组合方案可能会需要一平方英寸的布局空间。
字用户线接入多路复用器）、voip 网关和 ip-pbx。作为中央时钟器件，该芯片可接受多种频率的参考时钟，包括附加的 2 khz（千赫）帧脉冲和 19.44 mhz（兆赫）时钟，从而满足各种应用场合。 zl30109 芯片采用与卓联的整个 t1/e1 dpll 系列兼容的引脚形式，补充了卓联模拟时钟倍频器 pll 产品组合。该器件集多种优异特性于一身：如灵活的参考时钟监测和卓越的保持能力，抖动性能优于 0.5 ns（纳秒），可轻松满足 stratum 4/4e 要求，同时可提供 19.44mhz sonet/sdh 频率。 zl30109 与今年早些时候发布的 zl30100 和 zl30101 dpll 器件保持脚对脚兼容。新的芯片可产生极为稳定可靠的时钟，允许设计者利用同一电路板设计迅速从 stratum 4/4e 迁移到 stratum 3 时钟。全部特性和模式均可通过硬件进行选择，减少了对复杂的软件驱动程序或外部微处理器的需求。 zl30109 可接受两路参考时钟输入，可自动同步到任何工作在 2 khz、8 khz、1.544 mhz、2.048 mhz、8
西安的电子城在什么地方？过几天要去西安，顺便买几片晶振：19.44mhz无源晶体，3.3v，贴片的，不知好不好买，我一个同事在北京竟然没有买到！还有负温度系数热敏电阻（ntc）10k的，有的告一声，谢了。13768330162
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