可满足数据接口的需求。pram采用32位zbt sram ,接口时钟使用系统时钟,每个pcell为64位,每个读、写周期需要6个时钟周期完成。在实际系统中采用altera fpga,bm的设计可以满足10g的tm线速工作的需求。 在40g核心网的tm系统中,片内数据总线的位宽为256位,系统时钟采用250mhz(在40ge的系统中可选用200mhz)。采用 ddr ii sdram,接口时钟使用333mhz,则192位的bram可以满足40g的tm需求。此时,bcell可为96b、192b、384b,在这里选用 192b。当bcell选用192b时,读取操作和写入操作同样均为6个时钟周期。在满足40g系统的需求下,读取、写入操作周期为9个时钟周期。 pram采用48位qdr sram,接口时钟使用150mhz,每个pcell为96位,在每个读、写时钟周期内,pram最多可被操作5次。在采用altera fpga的情况下,bram采用192位 ddr ii sdram,pram采用48位qdr sram,bm的设计可以满足40g的tm线速工作的需求。 来源:零八我的爱
z即可满足数据接口的需求。pram采用32位zbt sram ,接口时钟使用系统时钟,每个pcell为64位,每个读、写周期需要6个时钟周期完成。在实际系统中采用altera fpga,bm的设计可以满足10g的tm线速工作的需求。 在40g核心网的tm系统中,片内数据总线的位宽为256位,系统时钟采用250mhz(在40ge的系统中可选用200mhz)。采用ddr ii sdram,接口时钟使用333mhz,则192位的bram可以满足40g的tm需求。此时,bcell可为96b、192b、384b,在这里选用192b。当bcell选用192b时,读取操作和写入操作同样均为6个时钟周期。在满足40g系统的需求下,读取、写入操作周期为9个时钟周期。pram采用48位qdr sram,接口时钟使用150mhz,每个pcell为96位,在每个读、写时钟周期内,pram最多可被操作5次。在采用altera fpga的情况下,bram采用192位 ddr ii sdram,pram采用48位qdr sram,bm的设计可以满足40g的tm线速工作的需求。