维库电子市场网-十六年专注打造电子元器件采购网

基于Verilog HDL设计的自动数据采集系统

信号处理是在建立随机共振模型的基础上完成各种算法；与主计算机的高速数据传输接口是满足信号检测的实时性，将dsp处理的数据传给计算机以进行进一步的处理。基于verilog hdl设计的自动状态机由硬件控制a/d转换以及自动向fifo中存储数据，采样频率由dsp系统输出时钟确定，当采样数据达到一帧时，fifo向dsp申请中断，dsp系统启动dma完成数据读取。这期间数据采集不中断，从而实现连续的实时数据采集和实时数据处理。数据采集系统由a/d芯片max196、逻辑控制芯片epm7128、fifo芯片cy7c425组成。控制逻辑用verilog hdl语言描述，并进行了仿零点和实际验证。图22 硬件电路设计2.1 a/d转换芯片系统a/d转换由max196芯片实现。max196的特点为：①12位a/d转换精度，1/2 lsb线性度；②单5v电源供电；③软件选择模拟量输入范围，分别为：±10v、±5v、0～5v、0～10v；④6模拟量输入通道；⑤6μs转换时间，100ksps采样速率；⑥内部或外部采样控制；⑦内部或外部时钟控制转换。在max196的控制字中：①a2a1a0为通道选择字：0

基于TMS320VC5402的点火线圈测试系统

。因为点火线圈数据采集要求高速度，高精度，以满足高档次，大批量生产的要求。ａ/ｄ转换器采用美国ａｄ公司的ａｄ9432芯片。该芯片为12bit单路模数转换器,其最高转换速率为105ｍｈｚ。输入信号模拟带宽可达500ｍｈｚ,采样时钟为ｐｅｃｌ差分电平输入,转换数据为ttl电平输出。片内带有输入缓存和采样保持器，12位并行数据输出，52引脚lqfp封装。由于ａｄ9432要求差分输入形式,因此对于输入信号必须经过信号调理电路变换为差分形式。 由于系统需要高速采集数据，所以采用fifo[3]芯片cy7c425。fifo相当于移位寄存器，有一个数据入口和一个数据出口，与入口对应的是写信号，与出口对应的是读信号，另有清除信号和三个输出标志：空、全满、半满。a/d转换后的数据连续地写入fifo，dsp根据fifo的状态来决定如何读出数据。dsp读数并处理此数的速度要比a/d转换的速度高得多。dsp每次主动读fifo数据时，执行的是一个条件读指令，即fifo不空时（ef=bio为高）才读，fifo空则dsp等待。当dsp处理任务较重时，fifo数据长时间没有被读走，fifo半满或全满时，会向dsp发出一个中

基于DSP和以太网的数据采集处理系统

以太网接口部分硬件设计 2.3 系统结构2.3.1 adc数据采集部分cpld1由dsp提供时钟信号，主要作用是提供扫描表sram的地址，扫描表sram的数据由dsp写入。扫描表输出的数据用来设定a/d转换的通道和仪表放大器的增益。adc采用14位的ltc1416。32路模拟信号通过多路复用器后，其中一路信号被选中，进入仪表放大器，放大之后进入adc。adc的转换时钟由dsp的定时器提供。2.3.2 dsp数据处理部分adc转换后的14位数据通过fifo进入dsp进行处理，fifo采用4片cy7c425形成乒乓结构，以实现模拟信号的不间断采样。dsp扩展一片flash memory作为dsp的程序存储器，另外还扩展了一片sram作为程序缓存。脱机运行时，dsp将flash中的程序写入sram，再写入dsp内部ram。cpld2主要用于控制fifo的读写，并且提供以太网接口部分的控制信号。dsp系统中的数字信号处理算法主要实现滤波、采样率变换、非线性修正、温漂修正等。2.3.3 以太网接口部分以太网主控芯片mx98728ec通过rj45接口连接以太网，扩展一片sram作为以太网数据收发存储器，另

实际的FIFO存储器

作为实际的fifo存储器，我们以cypress公司的cy7c419为例进行说明。cy7c419是l0b字×9位结构的fifo存储器，其引脚配置如图1所示。在与cy7c419相同的系列中，还包括内部结构为512字×9位（cy7c421）以及1k字×9位、2k字×9位、4k字×9位（分别为cy7c425／429／433）的产品。由于fifo存储器没有地址引脚，因而无论哪种产品都具有完全相同的引脚配置，所以该存储器可以互换使用。 图1 cy7c419的引脚配置 cy7c419的框图如图2所示，可以看出这是与刚才的fifo印象图非常相似的形式。在前面的图中没有出现的是处于下半部分的复位逻辑、标识控制电路以及扩展逻辑这三项。对此，我们将进行简单的补充说明。 图2 cy7c419的内部框图 1. 复位逻辑 如前所述，fifo存储器没有地址引脚，访问的地址由存储器内部的读指针及写指针进行管理，从外部既不能读出也不能置换该指针。 所以，在接通电源及系统复位的情况下，决定fifo存储器初始状态的就是复位逻辑,通过mr（master reset，主复位）及fl／rt（fir

DSP开发入门问答精华

速部件的配合，这些部件往往是专门的电路，有可编程器件实现。 cpld的时序严格，速度较快，可编程性好，非常适合于实现译码和专门电路。 dsp系统构成的常用芯片有哪些？ 1)电源： tps73hd3xx，tps7333，tps56100，pt64xx... 2)flash： am29f400，am29lv400，sst39vf400... 3)sram： cy7c1021，cy7c1009，cy7c1049... 4)fifo: cy7c425，cy7c42x5... 5)dual port： cy7c136，cy7c133，cy7c1342... 6)sbsram： cy7c1329，cy7c1339... 7)sdram： hy57v651620btc... 8)cpld： cy37000系列，cy38000系列，cy39000系列... 9)pci： pci2040，cy7c09449... 10)usb： an21xx，cy7c68xxx...

CY7C425-20JXC的技术参数

产品型号:CY7C425-20JXC
位密度:8K
组织结构:1K x 9
方向性:单向
速度(ns):20
封装/温度(℃):32PLCC/0~70
描述:5V异步FIFO
价格/1片(套):暂无


  来源:CY7C425-10PC的技术参数

产品型号:CY7C425-10PC
位密度:8K
组织结构:1K x 9
方向性:单向
速度(ns):10
封装/温度(℃):28(300-Mil)DIP/0~70
描述:5V异步FIFO
价格/1片(套):暂无


  来源:

• 基于DSP和以太网的数据采集处理系统

  om的内容。 (3) 系统结构 ①adc数据采集部分。cpldl由dsp提供时钟信号，主要作用是提供扫描表sram的地址。扫描表sram的数据由dsp写入。扫描表的数据输出对拟进行a／d转换的模拟通道进行选择和对仪表放大器进行增益选择。adc采用14位的ltcl416。32路模拟信号通过多路复用器，选择其中1路信号，进入仪表放大器放大之后，进入adc。adc的转换时钟由dsp的定时器提供。 ②dsp数据处理部分。adc转换后的14位数据通过fipo进入dsp进行处理。fifo采用4片cy7c425形成乒乓结构，以实现模拟信号的不间断采样。dsp扩展一片flash存储器，作为dsp的程序存储器。另外，还扩展了一片sram，作为程序缓存，脱机运行时，dsp将flash中的程序写入sram，再写入dsp内部ram。cpld2主要是用于控制fifo的读写，并且提供以太网接口部分的控制信号。dsp系统中的数字信号处理算法重点实现滤波、采样率变换、非线性修正和温漂修正等。 ③以太网接口部分。以太网主控芯片mx98728ec通过rj45接口连接以太网，扩展一片sram作为以太网数据收发数据存储器。

• 基于TMS320VC5402的点火线圈测试系统

  程序。因为点火线圈数据采集要求高速度，高精度，以满足高档次，大批量生产的要求。ａ/ｄ转换器采用美国ａｄ公司的ａｄ9432芯片。该芯片为12bit单路模数转换器,其最高转换速率为105ｍｈｚ。输入信号模拟带宽可达500ｍｈｚ,采样时钟为ｐｅｃｌ差分电平输入,转换数据为ttl电平输出。片内带有输入缓存和采样保持器，12位并行数据输出，52引脚lqfp封装。由于ａｄ9432要求差分输入形式,因此对于输入信号必须经过信号调理电路变换为差分形式。 由于系统需要高速采集数据，所以采用fifo[3]芯片cy7c425。fifo相当于移位寄存器，有一个数据入口和一个数据出口，与入口对应的是写信号，与出口对应的是读信号，另有清除信号和三个输出标志：空、全满、半满。a/d转换后的数据连续地写入fifo，dsp根据fifo的状态来决定如何读出数据。dsp读数并处理此数的速度要比a/d转换的速度高得多。dsp每次主动读fifo数据时，执行的是一个条件读指令，即fifo不空时（ef=bio为高）才读，fifo空则dsp等待。当dsp处理任务较重时，fifo数据长时间没有被读走，fifo半满或全满时，会向dsp发出一个中