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基于FPGA 的低成本长距离高速传输系统的设计与实现
接收数据中恢复时钟信号的方法简化系统设计方案。系统整体设计框图如图1 所示，整个系统的核心模块包括了8b/10b 编码、cdr（时钟恢复）、并-串/串-并转换模块、lvds 接口电路、电缆驱动器（cable driver）和电缆均衡器（cable equalizer）等。数据在发送端的fpga 内经过8b/10b 编码，并-串转换经lvds 模式的i/o 端口转化为lvds 信号，然后经过线路驱动器芯片clc001 预加重后，通过utp-5 双绞线传出数据。接收端收到的信号经过均衡器芯片lmh0074sq 均衡后进入fpga，在接收端fpga 内，数据先经过cdr 模块提取时钟信号，然后字对齐后经过串-并转换产生并行数据流，最后经过8b/10b 解码模块得到传输数据。整个系统除电缆驱动器和电缆均衡器采用专用芯片外其它功能均在fpga内部实现，从而极大的减小了系统的复杂度和pcb 板的面积。图1 系统整体框图 2.fpga 关键模块设计 fpga 作为系统的核心芯片，根据系统整体方案的设计思路，fpga 中含有的模块主要有信道编解码模块、数据时钟恢复模块、串/并转换模块
一种低成本长距离高速传输系统的设计与实现
vds为当今和未来的高带宽数据传输应用提供毫瓦每千兆位的方案。系统整体设计框图如图1所示，系统的核心模块包括了8 b/10 b编码、cdr（时钟恢复）、并-串/串-并转换模块、lvds接口电路、电缆驱动器（cable driver）和电缆均衡器（cable equalizer）等。数据在发送端的fpga内经过8 b/10 b编码，并-串转换经lvds模式的i/o端口转化为lvds信号，然后经过线路驱动器芯片clc001预加重后，通过utp-5双绞线传出数据。接收端收到的信号经过均衡器芯片lmh0074sq均衡后进入fpga，在接收端fpga内，数据先经过cdr模块提取时钟信号，然后字对齐后经过串-并转换产生并行数据流，最后经过8 b/10 b解码模块得到传输数据。 2 fpga关键模块设计 2.1 信道编解码模块 fpga（field－programmable gate array），即现场可编程门阵列，它是在pal、gal、cpld等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（asic）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电

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