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  • 一种基于移位寄存器的CAM的Verilog HDL实现

    完整的cam结构框图见图3。 3 基于移位寄存器的cam的verilog hdl实现 硬件描述语言veriloghdl是一种应用于电路设计的描述语言，具有行为级、寄存器传输级、逻辑门级和开关级等多层次描述。它简单易读，描述与工艺无关，并且得到许多eda工具的支持。利用verilog hdl语言进行电路设计可以大大节省设计时间和成本。 本设计以一个数据项字宽为16位、深度为8的cam为例，进行verilog hdl设计，并利用xilinx virtex系列中xcv1000器件进行综合。综合后的仿真分析表明，该方案是合理可行的。 图4为匹配查找的时序仿真结果，cam中预先放入了0019h，001ah，…，001dh五个数据。clk为系统时钟，data_in为数据输入，match_enable为读cam（查找）允许信号，global_rst为全局清零信号，r_match_addr为匹配地址输出信号，r_match_ok为是否发生匹配信号。从仿真波形可以看出，输入数据经过两个时钟周期，输出匹配信息，包括是否匹配和相匹配的存储数据项的地址。如果不匹

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  • 可重构系统功耗相关的硬件任务调度算法

    耗最低。 3 模拟实验及分析 由于当前并没有一个统一的基准用于*价可重构系统功耗相关的调度算法，因此采取了类似参考文献[2]中的模拟实验模型设计了离散时钟的模拟器，模仿实时系统中的时钟滴答以进行任务截止期的检查。然后设计随机任务生成器，生成分别含有1 000、2 000、3 009、4 000、5 000、6 000个ti(fi,max,ωi,ai,ci,ti,ei,fworking)的任务集，硬件任务的宽度和执行时间也是随机生成的。 假定目标器件为xilinx virtex xcv1000，共96列×64行，其中可用于配置硬件任务的动态部分是80列，其他用于操作系统进行通信和i／o。模拟实验中采用的参数如下：任务的最小宽度ωmin=1，nmax=80，任务的宽度范围ωi为1～80；fmin=20 mhz，fmax=100mhz，所以各个任务的可运行的最大频率fi,max∈[20，25，…，1 000]；任务在fi,max频率时的运行时间ti范围为100～1 000 ms。ei范围为20～200 mj，ei的大小和任务宽度相关。到达时间范围01．5～500 ms，模拟器的时钟滴答设

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