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IDT79RC32T355-150DH Datasheet

  • IDT79RC32T355-150DH

  • IDT Interprise Integrated Communications Processor

  • 991.93KB

  • 47页

  • IDT

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IDT 79RC32355
133MHz
Min
Max
150MHz
Min
Max
180MHz
Min
Max
Timing
Conditions Diagram
Reference
Signal
EJTAG and JTAG
JTAG_TCK
Symbol
Reference
Edge
Unit
Tperiod1
Thigh1, Tlow1
Trise1, Tfall1
none
100
40
鈥?/div>
鈥?/div>
鈥?/div>
5
10.0
鈥?/div>
3.5
鈥?/div>
鈥?/div>
12.0
1.0
鈥?/div>
鈥?/div>
3.3
100
40
鈥?/div>
6.7
2.5
鈥?/div>
3.0
1.0
2
-0.7
2
100
2
-0.3
2
鈥?/div>
鈥?/div>
5
10.0
鈥?/div>
3.5
鈥?/div>
鈥?/div>
12.0
1.0
鈥?/div>
鈥?/div>
3.3
100
40
鈥?/div>
5.6
2.5
鈥?/div>
3.0
1.0
2
-0.7
2
100
2
-0.3
2
鈥?/div>
鈥?/div>
5
10.0
鈥?/div>
3.5
鈥?/div>
鈥?/div>
12.0
1.0
鈥?/div>
鈥?/div>
3.3
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
Figure 20
EJTAG_DCLK
1
Tperiod2
Thigh2, Tlow2
Trise2, Tfall2
none
7.5
2.5
鈥?/div>
JTAG_TMS, JTAG_TDI,
JTAG_TRST_N
JTAG_TDO
Tsu3
Thld3
Tdo4
Tdo5
JTAG_TCK rising
3.0
1.0
JTAG_TCK falling
2.0
EJTAG_DCLK rising -0.7
2
none
JTAG_TCK rising
100
2
JTAG_TRST_N
Tpw6
Tsu6
EJTAG_PCST[2:0]
1.
2.
Tdo7
EJTAG_DCLK rising -0.3
2
EJTAG_DCLK is equal to the internal CPU pipeline clock.
A negative delay denotes the amount of time before the reference clock edge.
Table 15 JTAG AC Timing Characteristics
Tperiod1
JTAG_TCK
Trise1
EJTAG_DCLK
Tlow1
Tfall1
Thigh1
Thigh2
Trise2
JTAG_TMS,
JTAG_TDI
Tsu3
JTAG_TDO
TDO
Tdo4
EJTAG_PCST
Tdo7
JTAG_TRST_N
EJTAG_TRST_N
Tpw6
Figure 20 JTAG AC Timing Waveform
Thld3
TDO
Tdo5
PCST
TPC
Tfall2
EJTAG TPC, TCST capture
Tperiod2
Tlow2
Tsu6
36 of 47
May 25, 2004

IDT79RC32T355-150DH 产品属性

  • 24

  • 集成电路 (IC)

  • 嵌入式 - 微处理器

  • Interprise™

  • RISC 32-位

  • -

  • 150MHz

  • 2.5V

  • 表面贴装

  • 208-BFQFP

  • 208-PQFP（28x28）

  • 托盘

  • 79RC32T355-150DH

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