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40纳米500MHz DSP核心的时钟设计与分析
时钟树拓扑结构更有效。时钟斜率控制非可控性斜率违规不仅会导致时钟插入延时的增加和电学drc违规，而且还会造成不符合通道热载流子规则的设计违规。在本文中，我们使用了以下两种方法来控制好时钟斜率： 1)限制每个时钟树单元(icg、ctb) 的扇出。 2) 在cts过程中使用微捷码talus命令明确定义时钟树斜率范围，当依据全局‘斜率’范围所设置的斜率范围还不如这个范围严格时则以这个范围为准。 force limit slew $m/mpin:clk -clock 250p -context $m 增强区别于微捷码自带“fix clock”的选项/方法微捷码提供了一个名称为‘fix clock’的可预先创建时钟插入脚本。微捷码自带cts围绕两个命令为中心：i)“run route clock”(rrc) ，创建初始时钟树；ii) “run gate clock”(rgc)，调整rrc所创建的时钟树。 rrc有个默认值为2.0的隐藏选项。时钟树布线器可根据这个选项的指示，通过2.0因子超速驱动时钟单元，其效果会比根据其时序弧报告指示来得更好。虽然