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电子装置定时器
h=740" src="/images/531222122/20065227363647474.jpg" onmousewheel="return zoom_img(event,this)">图1 电子装置定时器框图740)this.width=740" src="/images/531222122/20065227363737789.jpg" onmousewheel="return zoom_img(event,this)">图2 电子装置定时器的实际电路图电路的每一部分由j-k触发器（74ls109），定时器（se/ne555）和十进别计数器（cd4017）组成。555（工作在自激模式）的复位引脚连接到触发器的q输出，触发器工作在反转条件（j和k都是高态）下。当触发器输出为低态时，555变为复位模式，而它不能产生任何时钟脉冲。每当触发器输出变高态时，555定时器克服复位模式并开始产生脉冲。555输出到十进计数器（cd4017），此计数器在每10个输入时钟脉冲之后产生1个脉冲。因此，当触发脉冲加到j-k触发前（触发器又输出为低态）时，触发器反转而又变为高态，因而启动555，产生脉冲。在555
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ttl 2输入端四或非门74ls03 ttl 集电极开路2输入端四与非门74ls04 ttl 六反相器74ls05 ttl 集电极开路六反相器74ls06 ttl 集电极开路六反相高压驱动器74ls07 ttl 集电极开路六正相高压驱动器74ls08 ttl 2输入端四与门74ls09 ttl 集电极开路2输入端四与门74ls10 ttl 3输入端3与非门74ls107 ttl 带清除主从双j-k触发器74ls109 ttl 带预置清除正触发双j-k触发器74ls11 ttl 3输入端3与门74ls112 ttl 带预置清除负触发双j-k触发器74ls12 ttl 开路输出3输入端三与非门74ls121 ttl 单稳态多谐振荡器74ls122 ttl 可再触发单稳态多谐振荡器74ls123 ttl 双可再触发单稳态多谐振荡器74ls125 ttl 三态输出高有效四总线缓冲门74ls126 ttl 三态输出低有效四总线缓冲门74ls13
触发器的电路结构与动作特点
门的延迟作用，到达与非门输入端的两个脉冲信号有几纳秒的时间差，与非门输出一个几纳秒宽的负脉冲，经反相后变成一个几纳秒宽的正脉冲。维持阻塞触发器也是一种边沿触发器【图4.2.16】。我我们通过一个动画来分析它的工作原理。图4.2.16 维持阻塞结构的rs触发器维持阻塞是一种电路结构，除了维持阻塞rs触发器外，还有维持阻塞d触发器【图4.2.17】和维持阻塞jk触发器【图4.3.5】。图4.2.17 维持阻塞结构的d触发器图4.3.5 维持阻塞结构jk触发器（74ls109）的电路图 rs触发器的输入信号不能同时为有效电平，这是rs触发器的约束条件。然而，在实际应用中，我们需要这样一种触发器，它有两个数据输入端，并且这两个数据输入端的所有四种输入电平组合都是有意义的。这种触发器就是jk触发器。它是rs触发器演化而成的【图4.2.10】，其特点是当j=0，k=0时，触发器的状态保持不变；当j=1，k=0时，触发器置位；当j=0，k=1时，触发器复位；当j=1，k=1时，触发器的状态翻转：次态和初态相反。 (a) (b) 图4.2.10 主从jk触发器

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JK触发器

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能用74ls109就行拉，w1。w2分别是清零和预置，输出q和q非是q1,q2不过楼主的第二个q输出应该在上升沿后一直维持高电平

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